
3
List of Illustrations
Figure
1
–
1
1
–
2
2
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1
2
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2
2
–
3
2
–
4
2
–
5
2
–
6
2
–
7
2
–
8
2
–
9
2
–
10 SFLAG/NFLAG Timing in Special Nibble Mode
2
–
11 Test Register Control Word State Diagrams
2
–
12 Internal Comparator Circuitry for Analog Test
3
–
1
MPU Interface Timing
3
–
2
Video Input/Output
3
–
3
SFLAG/NFLAG Timing
B
–
1
Typical Connection Diagram and Components
B
–
2
Typical Component Placement
B
–
3
Typical Split Power Plane
C
–
1
VCLK and SCLK Phase Relationship (Case 1)
C
–
2
VCLK and SCLK Phase Relationship (Case 2)
Title
Page
1
–
2
1
–
3
1
–
3
2
–
5
2
–
6
2
–
6
2
–
7
2
–
12
2
–
13
2
–
13
2
–
15
2
–
16
2
–
18
2
–
20
3
–
7
3
–
8
3
–
8
App B
App B
App B
App C
App C
Functional Block Diagram
Terminal Assignments
DOTCLK/VCLK/SCLK Relationship
SCLK/VCLK Control Timing
SCLK/VCLK Control Timing
SCLK/VCLK Control Timing
SCLK/VCLK Control Timing
Equivalent Circuit of the IOG Current Output
7.5-IRE, 8-Bit Composite Video Output
0-IRE, 8-Bit Composite Video Output
Relationship Between SFLAG/NFLAG, BLANK, and SCLK
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
List of Tables
Table
2
–
1
2
–
2
2
–
3
2
–
4
2
–
5
2
–
6
2
–
7
2
–
8
2
–
9
2
–
10 Test Register Bit Definitions for Analog Test
2
–
11 D<7:4> Bit Coding for Analog Comparisons
Title
Page
2
–
1
2
–
2
2
–
3
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–
4
2
–
4
2
–
9
2
–
15
2
–
17
2
–
18
2
–
20
2
–
20
Internal Register Map
Allocation of Palette Page Register Bits
Input Clock Selection Register Format
Output Clock Selection Register Format
VCLK/SCLK Divide Ratio Selection
Mode and Bus Width Selection
Pixel Data Distribution in Special Nibble Mode
General Control Register Bit Functions
Test Mode Selection
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