參數(shù)資料
型號： TAS5036APFCRG4
廠商： Texas Instruments, Inc.
英文描述： Six Channel Digital Audio PWM Processor
中文描述： 六通道數(shù)字音頻PWM處理器
文件頁數(shù)： 5/62頁
文件大?。?/td> 790K
代理商： TAS5036APFCRG4
List of Illustrations
v
November 2002—Revised January 2004
SLES061B
List of Illustrations
Title
Figure
21 Crystal Circuit
22 PLL External Filter
23 I
2
S 64-Fs Format
24 I
2
S 48-Fs Format
25 Left-Justified 64-Fs Format
26 Left-Justified 48-Fs Format
27 Right-Justified 64-Fs Format
28 Right-Justified 48-Fs Format
29 DSP Format
210 Attenuation Curve
211 De-Emphasis Filter Characteristics
212 PWM Outputs and H-Bridge Driven in BTL Configuration
213 Typical I
2
C Sequence
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214 Single-Byte Write Transfer
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215 Multiple-Byte Write Transfer
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216 Single-Byte Read
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217 Multiple-Byte Read
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41 RESET During System Initialization
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42 Extending the I
2
C Write Interval Following a Low-to-High Transition of the RESET Terminal
43 Changing the Data Sample Rate Using the DBSPD Terminal
44 Changing the Data Sample Rate Using the I
2
C
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45 Changing the Data Sample Rate With an Unstable MCLK_IN Using the DBSPD Terminal
46 Changing the Data Sample Rate With an Unstable MCLK_IN Using the I
2
C
47 Changing Between Master and Slave Clock Mode
51 RESET Timing
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52 Power-Down and Power-Up Timing—RESET Preceding PDN
53 Power-Down and Power-Up Timing—RESET Following PDN
54 Error Recovery Timing
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55 Mute Timing
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56 Right-Justified, I
2
S, Left-Justified Serial Protocol Timing
57 Right, Left, and I
2
S Serial Mode Timing Requirement
58 Serial Audio Ports Master Mode Timing
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59 DSP Serial Port Timing
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510 DSP Serial Port Expanded Timing
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511 DSP Absolute Timing
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512 SCL and SDA Timing
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513 Start and Stop Conditions Timing
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61 Typical TAS5036A Application
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62 TAS5036A Serial Audio Port—Slave Mode Connection Diagram
63 TAS5036A Serial Audio Port—Master Mode Connection Diagram
Page
9
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10
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12
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13
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14
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40
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41
42
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43
43
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44
45
45
47
48
48
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