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參數(shù)資料
| 型號： | SY89251VMG TR |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 5/7頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC RCVR ENH DIFF PECL/ECL 8-MLF |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SY89 |
| 邏輯類型： | 差分接收器 |
| 電源電壓： | 3 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-VFDFN 裸露焊盤，8-MLF? |
| 供應(yīng)商設(shè)備封裝： | 8-MLF?（2x2） |
| 包裝： | 標(biāo)準(zhǔn)包裝 |
| 產(chǎn)品目錄頁面： | 1090 (CN2011-ZH PDF) |
| 其它名稱： | 576-3500-6 |
5
Precision Edge
SY89808L
Micrel, Inc.
M9999-091405
hbwhelp@micrel.com or (408) 955-1690
TIMING DIAGRAMS
tS
tH
CLK
OE
Q0 - Q8
Assert Latency
De-assert Latency
HSTL_CLK, LVPECL_CLK
/HSTL_CLK, /LVPECL_CLK
Q0 - Q8
/Q0 - /Q8
tPD
CLK_SEL
Q0 - Q8
/Q0 - /Q8
tPD
Notes:
1. The OE input signal must be a minimum of 3 clock periods with width.
2. The internal enable is asserted and de-asserted on the falling edge of clock.
3. The internal enable occurs 2.5 clock cycles (plus the set-up time of OE with the rising edge of clock) after the rising edge of the external OE.
4. If OE does not meet the tS of tH specifications as in asynchronous applications, OE must be a minimum of 4 clock periods in width.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SY89307VMI TR | IC RECEIVER DIFF 3.3V/5V 8-MLF |
| SY89311UMI TR | IC CLK FANOUT BUFF 1:2 3GHZ 8MLF |
| SY89312VMI TR | IC CLOCK GEN /2 3.3V/5V 8-MLF |
| SY89313VMI TR | IC CLOCK GEN /4 3.3V/5V 8-MLF |
| SY89316VMI TR | IC RCVR/BUFF 3.3V/5V 2.5GHZ 8MLF |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SY89295U | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:2.5V/3.3V 1.5GHz Precision LVPECL |
| SY89295U_06 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:2.5V/3.3V 1.5GHz PRECISION LVPECL PROGRAMMABLE DELAY |
| SY89295U_11 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:2.5V/3.3V 1.5GHz Precision LVPECL |
| SY89295U-EVAL | 制造商:Micrel Inc 功能描述:2.5V/3.3V PECL DELAY LINE - EV |
| SY89295UMG | 功能描述:延遲線/計時元素 2.5V/3.3V PECL Delay Line (I Temp, Green) RoHS:否 制造商:Micrel 功能:Active Programmable Delay Line 傳播延遲時間:1000 ps 工作溫度范圍: 封裝 / 箱體:QFN-24 封裝:Tube |
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