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參數(shù)資料
| 型號： | SY100S350JC |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 1/5頁 |
| 文件大小： | 0K |
| 描述： | IC HEX D-LATCH 28-PLCC |
| 標(biāo)準(zhǔn)包裝： | 38 |
| 系列： | 100S |
| 邏輯類型： | D 型透明鎖存器 |
| 電路： | 6:6 |
| 輸出類型： | 差分 |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 獨立電路： | 1 |
| 延遲時間 - 傳輸： | 300ps |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 28-PLCC |
| 包裝： | 管件 |
1
SY100S350
Micrel, Inc.
M9999-042307
hbwhelp@micrel.com or (408) 955-1690
HEX D-LATCH
SY100S350
s Max. transparent propagation delay of 900ps
s Min. Master Reset and Enable pulse widths of 100ps
s IEE min. of –98mA
s Industry standard 100K ECL levels
s Extended supply voltage option:
VEE = –4.2V to –5.5V
s Voltage and temperature compensation for improved
noise immunity
s Internal 75k
input pull-down resistors
s More than 40% faster than Fairchild
s Approximately 30% lower power than Fairchild
s Function and pinout compatible with Fairchild F100K
s Available in 28-pin PLCC package
FEATURES
DESCRIPTION
The SY100S350 offers six high-speed D-Latches with
both true and complement outputs, and is performance
compatible for use with high-performance ECL systems.
When both enable signals (Ea and Eb) are at a logic LOW,
the latches are transparent and the input signals( D0–D5)
appear at the outputs (Q0–Q5) after a propagation delay. If
either or both of the enable signals are at a logic HIGH, then
the latches store the last valid data present on its inputs
before Ea or Eb went to a logic HIGH. The Master Reset
(MR) overrides all other input signals and takes the outputs
to a logic LOW state. All inputs have 75k
pull-down
resistors.
Rev.: I
Amendment: /0
Issue Date:
April 2007
BLOCK DIAGRAM
D
R
D5
Q5
E
Q5
D
R
D4
Q4
E
Q4
D
R
D3
Q3
E
Q3
D
R
D2
Q2
E
Q2
D
R
D1
Q1
E
Q1
D
R
D0
Q0
E
Q0
Eb
MR
Ea
Pin
Function
D0 — D5
Data Inputs
Ea, Eb
Common Enable Inputs (Active LOW)
MR
Asynchronous Master Reset Input
Q0 — Q5
Data Outputs
Q0 — Q5
Complementary Data Outputs
VEES
VEE Substrate
VCCA
VCCO for ECL Outputs
PIN NAMES
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SY100S351JZ | IC FLIP FLOP HEX D 28-PLCC |
| SY100S355JC | IC MUX/LATCH QUAD 28-PLCC |
| SY10E016JI | IC UPCOUNTER 8BIT SYNC 28-PLCC |
| SY10E131JI TR | IC FLIP FLOP 4-BIT D 28-PLCC |
| SY10E136JZTR | IC COUNTER U/D 6BIT UNIV 28-PLCC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SY100S350JZ | 功能描述:閉鎖 Hex D-Latch (Lead Free) RoHS:否 制造商:Micrel 電路數(shù)量:1 邏輯類型:CMOS 邏輯系列:TTL 極性:Non-Inverting 輸出線路數(shù)量:9 高電平輸出電流: 低電平輸出電流: 傳播延遲時間: 電源電壓-最大:12 V 電源電壓-最小:5 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:SOIC-16 封裝:Reel |
| SY100S350JZ TR | 功能描述:閉鎖 Hex D-Latch (Lead Free) RoHS:否 制造商:Micrel 電路數(shù)量:1 邏輯類型:CMOS 邏輯系列:TTL 極性:Non-Inverting 輸出線路數(shù)量:9 高電平輸出電流: 低電平輸出電流: 傳播延遲時間: 電源電壓-最大:12 V 電源電壓-最小:5 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:SOIC-16 封裝:Reel |
| SY100S351FC | 功能描述:IC FLIP FLOP HEX D 24-CERPACK RoHS:否 類別:集成電路 (IC) >> 邏輯 - 觸發(fā)器 系列:100S 標(biāo)準(zhǔn)包裝:25 系列:74LS 功能:設(shè)置（預(yù)設(shè)）和復(fù)位 類型:JK 型 輸出類型:差分 元件數(shù):2 每個元件的位元數(shù):1 頻率 - 時鐘:25MHz 延遲時間 - 傳輸:20ns 觸發(fā)器類型:負(fù)邊沿 輸出電流高，低:400µA, 8mA 電源電壓:4.75 V ~ 5.25 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:16-DIP（0.300"，7.62mm） 包裝:管件 其它名稱:74LS11274LS112AN74LS112NDM74LS112N |
| SY100S351JC | 功能描述:IC FLIP FLOP HEX D 28-PLCC RoHS:否 類別:集成電路 (IC) >> 邏輯 - 觸發(fā)器 系列:100S 標(biāo)準(zhǔn)包裝:25 系列:74LS 功能:設(shè)置（預(yù)設(shè)）和復(fù)位 類型:JK 型 輸出類型:差分 元件數(shù):2 每個元件的位元數(shù):1 頻率 - 時鐘:25MHz 延遲時間 - 傳輸:20ns 觸發(fā)器類型:負(fù)邊沿 輸出電流高，低:400µA, 8mA 電源電壓:4.75 V ~ 5.25 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:16-DIP（0.300"，7.62mm） 包裝:管件 其它名稱:74LS11274LS112AN74LS112NDM74LS112N |
| SY100S351JC TR | 功能描述:IC FLIP FLOP HEX D 28-PLCC RoHS:否 類別:集成電路 (IC) >> 邏輯 - 觸發(fā)器 系列:100S 標(biāo)準(zhǔn)包裝:25 系列:74LS 功能:設(shè)置（預(yù)設(shè)）和復(fù)位 類型:JK 型 輸出類型:差分 元件數(shù):2 每個元件的位元數(shù):1 頻率 - 時鐘:25MHz 延遲時間 - 傳輸:20ns 觸發(fā)器類型:負(fù)邊沿 輸出電流高，低:400µA, 8mA 電源電壓:4.75 V ~ 5.25 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:16-DIP（0.300"，7.62mm） 包裝:管件 其它名稱:74LS11274LS112AN74LS112NDM74LS112N |
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