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參數(shù)資料
| 型號(hào)： | SY100S355JC |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 1/6頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MUX/LATCH QUAD 28-PLCC |
| 標(biāo)準(zhǔn)包裝： | 38 |
| 系列： | 100S |
| 邏輯類型： | D 型透明鎖存器 |
| 電路： | 4:4 |
| 輸出類型： | 標(biāo)準(zhǔn) |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 獨(dú)立電路： | 1 |
| 延遲時(shí)間 - 傳輸： | 300ps |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 28-PLCC |
| 包裝： | 管件 |
1
SY100S355
Micrel, Inc.
M9999-042307
hbwhelp@micrel.com or (408) 955-1690
QUAD
MULTIPLEXER/LATCH
SY100S355
FEATURES
s Max. propagation delay of 1100ps
s Max. enable to output delay of 1400ps
s IEE min. of –80mA
s Industry standard 100K ECL levels
s Extended supply voltage option:
VEE = –4.2V to –5.5V
s Voltage and temperature compensation for improved
noise immunity
s Internal 75k
input pull-down resistors
s 50% faster than Fairchild
s Function and pinout compatible with Fairchild F100K
s Available in 28-pin PLCC package
DESCRIPTION
The SY100S355 offers four transparent latches with
differential outputs and is designed for use in high-
performance ECL systems. The Select inputs (S0, S1)
select one of the two sources of input data (D0 or D1) to the
latch. The Select inputs can also force the outputs to a logic
LOW when the latch is in the transparent mode. The
latches are in the transparent mode when both Enables
(E1, E2) are at a logic LOW state. In the transparent mode,
the Select inputs can pass an input logic HIGH from D0 or
D1 to the output.
If the Select inputs are tied together, then input data
from either D0 or D1 is always passed through. A rising
edge on either Enable input will latch the outputs with the
most recent data at the latch inputs being stored. The
Master Reset (MR) input overrides all other inputs and
takes the Q outputs to a logic LOW. The inputs on this
device have 75k
pull-down resistors.
Rev.: I
Amendment: /0
Issue Date:
April 2007
BLOCK DIAGRAM
D
CD
D0a
Qa
E
Qa
Q
D1a
D
CD
D0b
Qb
E
Qb
Q
D1b
D
CD
D0c
Qc
E
Qc
Q
D1c
D
CD
D0d
Qd
E
Qd
Q
D1d
MR
S1
S0
E1
E2
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| SY100S360JZ | 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 Dual Parity Checker/Generator (Lead Free) RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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