參數(shù)資料
型號： SY100S331JYTR
廠商： MICREL INC
元件分類： 鎖存器
英文描述： 100S SERIES, TRIPLE POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC28
封裝： LEAD FREE, PLASTIC, LCC-28
文件頁數(shù)： 1/6頁
文件大小： 399K
代理商： SY100S331JYTR
1
SY100S331
Micrel, Inc.
M9999-060910
hbwhelp@micrel.com or (408) 955-1690
TRIPLE D
FLIP-FLOP
SY100S331
■ Max.togglefrequencyof800MHz
■ Differentialoutputs
■ IEEmin.of–80mA
■ Industrystandard100KECLlevels
■ Extendedsupplyvoltageoption:
VEE=–4.2Vto–5.5V
■ Voltageandtemperaturecompensationforimproved
noiseimmunity
■ Internal75kinputpull-downresistors
■ 150%fasterthanFairchild
■ 40%lowerpowerthanFairchild
■ FunctionandpinoutcompatiblewithFairchildF100K
■ Availablein28-pinPLCCpackage
FEATURES
DESCRIPTION
TheSY100S331offersthreeD-type,edge-triggeredmaster/
slave flip-flops with true and complement outputs, designed
for use in high-performance ECL systems. Each flip-flop is
controlled by a common clock (CPc), as well as its own clock
pulse (CPn). The resultant clock signal controlling the flip-flop
is the logical OR operation of these two clock signals. Data
entersthemasterwhenbothCPc andCPn areLOWandenters
the slave on the rising edge of either CPc or CPn (or both).
Additional control signals include Master Set (MS) and
Master Reset (MR) inputs. Each flip-flop also has its own
Direct Set (SDn) and Direct Clear (CDn) signals. The MR, MS,
SDn and DCn signals override the clock signals. The inputs
on this device have 75k pull-down resistors.
Rev.: I
Amendment: /0
Issue Date: June 2010
BLOCKDIAGRAM
Pin
Function
CP0 – CP2
Individual Clock Inputs
CPc
Common Clock Input
D0 – D2
Data Inputs
CD0 – CD2
Individual Direct Clear Inputs
SDn
Individual Direct Set Inputs
MR
Master Reset Input
MS
Master Set Input
Q0 – Q2
Data Outputs
Q0 – Q2
Complementary Data Outputs
VEES
VEE Substrate
VCCA
VCCO for ECL Outputs
PINNAMES
相關PDF資料
PDF描述
SY100S351JY 100S SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC28
SY100S360DC 100S SERIES, 9-BIT PARITY GENERATOR/CHECKER, TRUE OUTPUT, CDIP24
SY100S366DC 100S SERIES, 9-BIT MAGNITUDE COMPARATOR, CDIP24
SY100S370JC 100S SERIES, OTHER DECODER/DRIVER, TRUE OUTPUT, PQCC28
SY100S371JC 100S SERIES, TRIPLE 4 LINE TO 1 LINE MULTIPLEXER, COMPLEMENTARY OUTPUT, PQCC28
相關代理商/技術(shù)參數(shù)
參數(shù)描述
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