參數資料
型號： STDL80
英文描述： STDL80 0.5 Micron STDL80 Standard Cell Library|Data Sheet
中文描述： STDL80 0.5微米STDL80標準單元庫|數據表
文件頁數： 18/662頁
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代理商： STDL80
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VDD/VSS RULES AND GUIDELINES
INTRODUCTION TO STDL80
STDL80
1-6
SEC ASIC
V
DD
/V
SS
RULES AND GUIDELINES
There are three types of V
DD
and V
SS
in STDL80, each
with its related bus and pad cells. To support the use
of mixed voltage, two different V
DD
types are needed
for 3.3V and 5V respectively.
(1) Core logic
– VSSI, VDD3I (for 3.3V)
(2) Input buffers (usable when requested)
– VSSP, VDD3P (for 3.3V), VDD5P (for 5V)
(3) Output buffers
– VSSO, VDD3O (for 3.3V), VDD5O (for 5V)
The number of V
DD
and V
SS
pads required for a
specific design depends on the following factors:
Number of input and output buffers
Number of simultaneous switching inputs
Number of simultaneous switching outputs
Number of used gates and simultaneous
switching gates
Operating frequency of the design.
Input Buffer V
DD
/V
SS
Pad Allocation
Guidelines
These guidelines ensure that an adequate input
threshold voltage margin is maintained during a
switching.
One VSSP is required to support 32 input buffers,
and one input buffer V
DD
can support up to 64
inputs.
For simultaneous switching inputs, one VSSP pad
is required for every 20 inputs, and one input
buffer V
DD
pad for every 40 inputs.
Input buffer V
SS
/V
DD
pads should be placed in
such a way that they equally divide the input
buffers on either side.
Output Buffer V
DD
/V
SS
Pad Allocation
Guidelines
The number of VSSO pads required for a device can
be calculated from the following expression:
∑
(I
OL Simultaneous switching outputs
) / 40 +
∑
(I
OL Normal outputs
) / 64.
The total number of output buffer V
DD
pads
required is half of VSSO.
Output buffer V
SS
/V
DD
pads should be placed in
such a way that output buffers are equally divided
on either side.
Core Logic V
SS
Bus and VSSI Pad
Allocation Guidelines
The purpose of these guidelines is to ensure that V
DD
/
V
SS
bounce caused by a simultaneous gate switching
is kept to minimum. The voltage bounce on the power
bus can have a negative impact on a gate-switching
speed and even on the functionality of macrocells like
flip-flops and latches in an extreme case.
Because of variations in package inductance, the
number of V
DD
/V
SS
pads required for a specific design
is the function of the operating frequency of a chip, i.e.,
designs operating at high frequency should use more
V
DD
/V
SS
pads.
V
DD
bus width and pad requirements are half of
V
SS
.
V
DD
/V
SS
buses and pads should be distributed
evenly in the core and on all sides of the chip.
Whenever possible, at least one VSSI pad should
be used on each side of the chip.
The total number of core logic V
DD
pads required
is half of VSSI.
The number of VSSI pads required for a design can be
calculated from the following expression:
G x S x F x 2.00e–5
,where
G = Total number of used gates,
S = % of simultaneous switching gates,
F = Switching frequency in MHz.
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