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參數(shù)資料
| 型號： | STA003 |
| 英文描述： | MPEG 2.5 LAYER III AUDIO DECODER |
| 中文描述： | 2.5第三層的MPEG音頻解碼器 |
| 文件頁數(shù)： | 18/32頁 |
| 文件大?。?/td> | 299K |
| 代理商： | STA003 |
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DRA
Address: 0x48
Type: R/W
Software Reset: 0X00
Hardware Reset: 0X00
MSB
b7
DRA7
0
0
0
:
0
LSB
b0
DRA0
0
1
0
:
0
b6
b5
b4
b3
b2
b1
Description
DRA6
0
0
0
:
1
DRA5
0
0
0
:
1
DRA4
0
0
0
:
0
DRA3
0
0
0
:
0
DRA2
0
0
0
:
0
DRA1
0
0
1
:
0
OUTPUT ATTENUATION
NO ATTENUATION
-1dB
-2dB
:
-96dB
DRA register is used to attenuate the level of
audio output at the Right Channel using the but-
terfly shown in Fig. 11. When the register is set to
255 (0xFF), the maximum attenuation is
achieved.
A decimal unit correspond to an attenuation step
of 1 dB.
DRB
Address: 0x49
Type: R/W
Software Reset: 0xFF
Hardware Reset: 0xFF
MSB
b7
DRB7
0
0
0
:
0
LSB
b0
DRB0
0
1
0
:
0
b6
b5
b4
b3
b2
b1
Description
DRB6
0
0
0
:
1
DRB5
0
0
0
:
1
DRB4
0
0
0
:
0
DRB3
0
0
0
:
0
DRB2
0
0
0
:
0
DRB1
0
0
1
:
0
OUTPUT ATTENUATION
NO ATTENUATION
-1dB
-2dB
:
-96dB
DRB register is used to re-direct the Right Chan-
nel on the Left, or to mix both the Channels.
Default value is 0x00, corresponding at the maxi-
mum attenuation in the re-direction channel.
PCMDIVIDER
Address: 0x54
Type: RW
Software Reset: 0x01
Hardware Reset: 0x01
7
6
5
4
3
2
1
0
PD7
PD6
PD5
PD4
PD3
PD2
PD1
PD0
PCMDIVIDER is used to set the frequency ratio
between the OCLK (Oversampling Clock for
DACs), and the SCKT (Serial Audio Transmitter
Clock).
The relation is the following:
SCKT_freq
=
OCLK_freq
2
(
1
+
PCMDIVIDER
)
STA003T
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