參數(shù)資料
型號(hào)： ST92R195C
英文描述： ROMLESS HCMOS MCU WITH ON-SCREEN-DISPLAY AND TELETEXT DATA SLICER
中文描述： 無(wú)ROM HCMOS微控制器屏幕顯示和圖文電視數(shù)據(jù)限幅器
文件頁(yè)數(shù)： 56/208頁(yè)
文件大?。?/td> 2312K
代理商： ST92R195C
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ST92R195C - EXTERNAL MEMORY INTERFACE (EXTMI)
EXTERNAL MEMORY SIGNALS
(Cont’d)
4.2.2 RWN
Read/Write (Output, Active low) identifies the type
of memory cycle: memory read cycle or a memory
write cycle. It is defined at the beginning of each
memory cycle and it remains stable until the fol-
lowing memory cycle. RWN is released in high-im-
pedance during bus acknowledge cycle or under
processor control by setting the HIMP bit (MOD-
ER.0, R235.0).
The behaviour of this signal is affected by the fol-
lowing register bits:
– The
MC
bit in register EMR1 (R245.6, Page 15h)
If bit MC is reset, RWN acts as follows: RWN="1"
indicates a read memory cycle, RWN="0" indi-
cates a write memory cycle.
If bit MC is set, RWN becomes WEN (Write EN-
able): it is forced to "1" during external read op-
erations but follows the ST9 DSN behaviour
during external write operations.
– The
ETO
bit in register EMR1 (R245.2, Page
15h)
If bit ETO is reset or internal memory protection
enabled, the RWN pin toggles only if an external
memory access is performed.
If bit ETO is set and internal memory protection
disabled, the RWN pin toggles during both inter-
nal and external memory accesses.
– The
BSZ
bit
in register EMR1 (R245.1, Page
15h): This bit forces the pin in High Impedance.
4.2.3 DAT[7:0]
DAT[7:0] bus (Input/Output, Push-Pull when out-
put). This bus is used as the External Memory in-
terface bidirectional Data bus. It may also act as a
multiplexed Address / Data bus providing AD-
DR[7:0] and DAT[7:0]. The multiplexed mode is
not recommended as the Address bus is provided
through a separate address bus.
The behaviour of this bus is affected by the follow-
ing external memory dedicated register bits:
– The
NMB
bit of register EMR1 (R245.3, Page
15h)
When bit NMB is set, the DAT[7:0] bus enters in
a Non-Multiplexed Bus mode where the bus han-
dles only the data and is released in high-imped-
ance whenever it should have output addresses.
It is recommended to keep the NMB control bit
forced to "1".
– The
ETO
bit in register EMR1 (R245.2, Page
15h)
If bit ETO is reset or internal memory protection
enabled, the DAT[7:0] pins toggle only if an ex-
ternal memory access is performed.
If bit ETO is set and internal memory protection
disabled, the DAT[7:0] pins toggle during both in-
ternal and external memory accesses.
The
BSZ
bit in register EMR1 (R245.1, Page 15h):
This bit forces the pin in high impedance.
4.2.4 ADDR(15:0]
ADDR[15:0] (Output, Push-Pull) is the External
Memory interface Address bus.
– The NMB bit in register EMR1 (R245.3, Page
15h): no action on ADDR[15:0]
– The ETO bit in register EMR1 (R245.2, Page
15h): no action on ADDR[15:0]
– The BSZ bit in register EMR1 (R245.1, Page
15h): This bit forces the pin in High Impedance.
4.2.5 MMU[5:0]
MMU[5:0] (Output, Push-Pull) is the External
Memory interface Extended Address bus.
– The NMB bit in register EMR1 (R245.3, Page
15h): no action on MMU[5:0]
– The ETO bit in register EMR1 (R245.2, Page
15h): no action on MMU[5:0]
– The BSZ bit in register EMR1 (R245.1, Page
15h): This bit forces the pin to high impedance.
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PDF描述
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