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參數(shù)資料
| 型號： | ST72T774S9T1 |
| 廠商： | 意法半導(dǎo)體 |
| 元件分類： | ADC |
| 英文描述： | 8-BIT USB MCU FOR MONITORS, WITH UP TO 60K OTP, 1K RAM, ADC, TIMER, SYNC, TMU, PWM/BRM, H/W DDC & I2C |
| 中文描述： | 8位USB單片機(jī)的顯示器，高達(dá)60K章檢察官辦公室，每1000內(nèi)存，模數(shù)轉(zhuǎn)換器，定時器，同步，材質(zhì)單元，脈寬調(diào)制/的BRM，的H / W DDC的 |
| 文件頁數(shù)： | 108/144頁 |
| 文件大?。?/td> | 1280K |
| 代理商： | ST72T774S9T1 |
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ST72774/ST727754/ST72734
66/144
SYNC PROCESSOR (SYNC) (Cont’d)
4.4.8.2 Vertical Output Measurement
The function of vertical pulse measurement is to:
– Capture the number of HSYNCO pulses during
a Low level of VSYNCO.
– Capture the number of HFBACK pulses during a
Low level of VFBACK (maximum accuracy).
Start the measurement by setting VACQ in the
CFGR. When the measurement is completed this
bit is cleared by hardware. The VGENR and CFGR
registers return the result.
The algorithm is shown in Figure 46.
HLine = 2048 - (V11bits)
Hline maximum value = 2048 (even if real value is
greater)
V11bits = VGENR(8 MSB) and Q'2,Q'1,Q'0 (3
LSB). Refer to Figure 44.
Note: In case of pre/post equalization pulses, set the
2FHINH bit in the CFGR register.
4.4.8.3 Detection of pre equalization pulses
This function uses two bits:
– 2FHDET in POLR register continuously updated
by hardware
– 2FHLAT in LATR register set by hardware when
a higher frequency is detected and reset by soft-
ware
A measurement of the low level of HSYNCO is
necessary before reading this information.
Note: Reset the 2FHLAT bit in the LATR register on the
third Hsync pulse after the Vsync pulse.
Figure 46. Vertical Output Measurement
VR02118B
END
VGENR & CFGR=Result
VACQ=0?
Measure H Lines
Disable V correction Mode
VCORDIS=1, VEXT=0
Disable H internal generation
HVGEN=0
H & VSYNCO Positive polarity
Necessary if Signals
are H/VSYNCO
Select H/VBACK or H/VSYNCO
FBSEL=0 or 1
VACQ=1
Start measurement
No
Yes
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