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參數(shù)資料
| 型號： | ST72F345N4H6 |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PBGA56 |
| 封裝： | 6 X 6 MM, LEAD FREE, TFBGA-56 |
| 文件頁數(shù)： | 121/190頁 |
| 文件大?。?/td> | 3666K |
| 代理商： | ST72F345N4H6 |
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ST72340, ST72344, ST72345
36/190
SYSTEM INTEGRITY MANAGEMENT (Cont’d)
7.5.3 Low Power Modes
7.5.3.1 Interrupts
The PDVD interrupt event generates an interrupt if
the corresponding PDVDIE Bit is set and the inter-
rupt mask in the CC register is reset (RIM instruc-
tion).
7.5.4 Register Description
SYSTEM INTEGRITY (SI) CONTROL/STATUS
REGISTER (SICSR)
Read/Write
Reset Value: 000x 000x (xxh)
Bit 7 = Reserved, must be kept cleared.
Bit 6 = PDVDIE Voltage Detector interrupt enable
This bit is set and cleared by software. It enables
an interrupt to be generated when the PDVDF flag
goes from 0 to 1. The pending interrupt information
is automatically cleared when software enters the
PDVD interrupt routine.
0: PDVD interrupt disabled
1: PDVD interrupt enabled
Bit 5 = PDVDF Voltage Detector flag
This read-only bit is set and cleared by hardware.
If the PDVDIE bit is set, an interrupt request is
generated when the PDVDF bit goes from 0 to 1.
Refer to Figure 21 and to Section 7.5.2 for addi-
tional details.
0: VDD over VIT+(PDVD) threshold
1: VDD under VIT-(PDVD) threshold
Bit 4 = LVDRF LVD reset flag
This bit indicates that the last Reset was generat-
ed by the LVD block. It is set by hardware (LVD re-
set) and cleared by software (writing zero). See
WDGRF flag description for more details. When
the LVD is disabled by OPTION BYTE, the LVDRF
bit value is undefined.
Bit 3 = LOCKED PLL Locked Flag
This bit is set and cleared by hardware. It is set au-
tomatically when the PLL reaches its operating fre-
quency.
0: PLL not locked
1: PLL locked
Bits 2:1 = Reserved, must be kept cleared.
Bit 0 = WDGRF Watchdog reset flag
This bit indicates that the last Reset was generat-
ed by the Watchdog peripheral. It is set by hard-
ware (watchdog reset) and cleared by software
(writing zero) or an LVD Reset (to ensure a stable
cleared state of the WDGRF flag when CPU
starts).
Combined with the LVDRF flag information, the
flag description is given by the following table.
Application notes
The LVDRF flag is not cleared when another RE-
SET type occurs (external or watchdog), the
LVDRF flag remains set to keep trace of the origi-
nal failure.
In this case, a watchdog reset can be detected by
software while an external reset can not.
CAUTION: When the LVD is not activated with the
associated option byte, the WDGRF flag can not
be used in the application.
Mode
Description
WAIT
No effect on SI. PDVD interrupts cause the
device to exit from Wait mode.
HALT
The SICSR register is frozen.
Interrupt Event
Event
Flag
Enable
Control
Bit
Exit
from
Wait
Exit
from
Halt
PDVD event
PDVDF PDVDIE
Yes
No
70
0
PDVD
IE
PD-
VDF
LVD
RF
LOC
KED
00
WDG
RF
RESET Sources
LVDRF
WDGRF
External RESET pin
0
Watchdog
0
1
LVD
1
X
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