參數(shù)資料
型號： ST72F324BJ2T5
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP44
封裝： 10 X 10 MM, LQFP-44
文件頁數(shù)： 42/167頁
文件大?。?/td> 2651K
代理商： ST72F324BJ2T5
Electrical characteristics
ST72323 ST72323L
136/167
11.9
Control pin characteristics
11.9.1
Asynchronous RESET pin
Subject to general operating conditions for VDD, fCPU, and TA unless otherwise specified.
Table 80.
Asynchronous RESET pin characteristics
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
VIL
Input low level voltage (1)
1.
Data based on characterization results, not tested in production.
0.3VDD
V
VIH
Input high level voltage (1)
0.7VDD
Vhys
Schmitt trigger voltage
hysteresis(2)
2.
Hysteresis voltage between Schmitt trigger switching levels.
2.5
VOL
Output low level voltage (3)
3.
The IIO current sunk must always respect the absolute maximum rating specified in Section Table 61. and
the sum of IIO (I/O ports and control pins) must not exceed IVSS.
VDD = 5 V IIO = +2 mA
0.2
0.5
IIO
Driving current on RESET pin
2
mA
RON
Weak pull-up equivalent
resistor
VDD = 5 V
20
30
120
k
Ω
tw(RSTL)out
Generated reset pulse
duration
Watchdog reset
20(4)
4.
Data guaranteed by design, not tested in production.
s
th(RSTL)in
External reset pulse hold
time(5)
5.
To guarantee the reset of the device, a minimum pulse has to be applied to the RESET pin. All short pulses
applied on the RESET pin with a duration below th(RSTL)in can be ignored.
2.5
s
tg(RSTL)in Filtered glitch duration
(6)
6.
The reset network (the resistor and two capacitors) protects the device against parasitic resets, especially
in noisy environments.
200
ns
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PDF描述
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