參數(shù)資料
型號： ST16C2550CJ44
廠商： STARTECH SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： DUAL UART WITH 16-BYTE TRANSMIT AND RECEIVE FIFO’S
中文描述： 2 CHANNEL(S), 448K bps, SERIAL COMM CONTROLLER, PQCC44
文件頁數(shù)： 14/34頁
文件大?。?/td> 443K
代理商： ST16C2550CJ44
ST16C2550
14
Rev. 3.20
REGISTER FUNCTIONAL DESCRIPTIONS
The following table delineates the assigned bit functions for the twelve 2550 internal registers. The assigned
bit functions are more fully defined in the following paragraphs.
Table 5, ST16C2550 INTERNAL REGISTERS
A2 A1 A0
Register
[Default]
Note 3*
BIT-7
BIT-6
BIT-5
BIT-4
BIT-3
BIT-2
BIT-1
BIT-0
General Register Set: Note 1*
0
0
0
RHR [XX]
bit-7
bit-6
bit-5
bit-4
bit-3
bit-2
bit-1
bit-0
0
0
0
THR [XX]
bit-7
bit-6
bit-5
bit-4
bit-3
bit-2
bit-1
bit-0
0
0
1
IER [00]
0
0
0
0
Modem
Status
Interrupt
Receive
Line
Status
interrupt
Transmit
Holding
Register
interrupt
Receive
Holding
Register
0
1
0
FCR [00]
RCVR
trigger
(MSB)
RCVR
trigger
(LSB)
0
0
DMA
mode
select
XMIT
FIFO
reset
RCVR
FIFO
reset
FIFO
enable
0
1
0
ISR [01]
FIFOs
enabled
FIFOs
enabled
0
0
INT
priority
bit-2
INT
priority
bit-1
INT
priority
bit-0
INT
status
0
1
1
LCR [00]
divisor
latch
enable
set
break
set
parity
even
parity
parity
enable
stop
bits
word
length
bit-1
word
length
bit-0
1
0
0
MCR [00]
0
0
0
loop
back
-OP2/
INT
enable
-OP1
-RTS
-DTR
1
0
1
LSR [60]
FIFO
data
error
THR &
TSR
empty
THR.
empty
break
interrupt
framing
error
parity
error
overrun
error
receive
data
ready
1
1
0
MSR [X0]
CD
RI
DSR
CTS
delta
-CD
delta
-RI
delta
-DSR
delta
-CTS
1
1
1
SPR [FF]
bit-7
bit-6
bit-5
bit-4
bit-3
bit-2
bit-1
bit-0
Special Register Set: Note *2
0
0
0
DLL [XX]
bit-7
bit-6
bit-5
bit-4
bit-3
bit-2
bit-1
bit-0
0
0
1
DLM [XX]
bit-15
bit-14
bit-13
bit-12
bit-11
bit-10
bit-9
bit-8
Note 1* The General Register set is accessible only when CS A/B is a logic 0.
Note 2* The Baud Rate register set is accessible only when CS A/B is a logic 0 and LCR bit-7 is a logic 1.
Note 3*
The value between the square brackets represents the registers initialized HEX value, X = N/A.
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PDF描述
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