參數(shù)資料
型號： ST10F269Z2Q6
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP144
封裝： 28 X 28 MM, PLASTIC, QFP-144
文件頁數(shù)： 85/184頁
文件大小： 3276K
代理商： ST10F269Z2Q6
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ST10F269
Note: 1. Timing guaranteed by design.
The formula for SSC Clock Cycle time is : t300 = 4 TCL * (<SSCBR> + 1)
Where <SSCBR> represents the content of the SSC Baud rate register, taken as unsigned 16-bit integer
Notes: 1. The phase and polarity of shift and latch edge of SCLK is programmable. This figure uses the leading clock edge as shift edge
(drawn in bold), with latch on trailing edge (SSCPH = 0b), Idle clock line is low, leading clock edge is low-to-high transition (SSCPO =
0b).
2. The bit timing is repeated for all bits to be transmitted or received.
21.4.14.2 Slave mode
VCC = 5V ±10%, VSS = 0V, CPU clock = 40MHz, TA = -40 to +125°C, CL = 50pF (PQFP144 devices)
t318 SR Read data hold time after latch edge,
phase error detection off (SSCPEN = 0)
41.25
–
2TCL + 10
–
t318
Symbol
Parameter
Maximum Baud rate=6.25MBd
(<SSCBR> = 0001h)
Variable Baud rate
(<SSCBR>=0001h-FFFFh) Symb
ol
Minimum
Maximum
Minimum
Maximum
Figure 82 : SSC Master Timing
t
303
t
304
00
0000
00
0000
00
0
00
0
00
0
00
0000
00
t
305
0
00
0
00
0
t
305
t
305
00
0000
00
t
306
0
00
0
00
0
1st Out Bit
Last Out Bit
2nd Out Bit
t
300
0
00
0
0 0
00
0
00
0000
00
t
302
t
301
1)
2)
t
307
0
00
0
00
0
2nd.In Bit
0000
00000
0
000000
0000000
1st.In Bit
00
0000
00
t
308
t
307
0
00
0
00
0
Last.In Bit
t
308
SCLK
MTSR
MRST
Symbol
Parameter
Maximum Baud rate=10MBd
(<SSCBR> = 0001h)
Variable Baud rate
(<SSCBR>=0001h-FFFFh)
Unit
Minimum
Maximum
Minimum
Maximum
t310 SR SSC clock cycle time
100
8 TCL
262144 TCL
ns
t311 SR SSC clock high time
40
–
t310/2 - 10
–ns
t312 SR SSC clock low time
40
–
t310/2 - 10
–ns
t313 SR SSC clock rise time
–
10
–
10
ns
t314 SR SSC clock fall time
–
10
–
10
ns
t315 CC Write data valid after shift edge
–
39
–
2 TCL + 14
ns
t316 CC Write data hold after shift edge
0
–
0
–
ns
t317p SR Read data setup time before latch
edge,
phase
error
detection
on
(SSCPEN = 1)
62
–
4TCL + 12
–
ns
t318p
1
SR Read data hold time after latch edge,
phase
error
detection
on
(SSCPEN = 1)
87
–
6TCL + 12
–
ns
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