參數(shù)資料
型號： ST10F269DIETR
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 32 MHz, MICROCONTROLLER, UUC
封裝： DIE
文件頁數(shù)： 54/161頁
文件大小： 1595K
代理商： ST10F269DIETR
ST10F269-T3
147/160
21.4.11 - Demultiplexed Bus
VDD = 5V ± 10%, VSS = 0V, TA = -40 to +125°C, CL = 50pF,
ALE cycle time = 4 TCL + 2tA + tC + tF (125ns at 32MHz CPU clock without wait states). . RW-delay and
Table 36 : Demultiplexed Bus Characteristics
Symbol
Parameter
Maximum CPU Clock =
32MHz
Variable CPU Clock
1/2 TCL = 1 to 32MHz
Unit
Minimum
Maximum
Minimum
Maximum
t5
CC
ALE high time
5.625 + tA
–
TCL - 10+ tA
–ns
t6
CC
Address setup to ALE
0.625 + tA
–
TCL - 15+ tA
–ns
t80
CC
Address/Unlatched CS setup
to RD, WR
(with RW-delay)
21.25 + 2tA
–
2TCL - 10 + 2tA
–ns
t81
CC
Address/Unlatched CS setup
to RD, WR
(no RW-delay)
5.625 + 2tA
–
TCL -10 + 2tA
–ns
t12
CC
RD, WR low time
(with RW-delay)
21.25 + tC
–
2TCL - 10 + tC
–ns
t13
CC
RD, WR low time
(no RW-delay)
36.875 + tC
–
3TCL - 10 + tC
–ns
t14
SR
RD to valid data in
(with RW-delay)
–
11.25 + tC
–
2TCL - 20 + tC
ns
t15
SR
RD to valid data in
(no RW-delay)
–
26.875 + tC
–
3TCL - 20 + tC
ns
t16
SR
ALE low to valid data in
–
26.875 + tA +
tC
–
3TCL - 20
+ tA + tC
ns
t17
SR
Address/Unlatched CS to
valid data in
–
32.5 + 2tA +
tC
–
4TCL - 30
+ 2tA + tC
ns
t18
SR
Data hold after RD
rising edge
0–
0
–
ns
t20
SR
Data float after RD rising
edge (with RW-delay)1 - 3
–
26 + tF
–
2TCL - 14
+ tF + 2tA
1
ns
t21
SR
Data float after RD rising
edge (no RW-delay) 1 - 3
–
5.625 + tF
–
TCL - 10
+ tF + 2tA
1
ns
t22
CC
Data valid to WR
11.25 + tC
–
2TCL- 20 + tC
–ns
t24
CC
Data hold after WR
5.625 + tF
–
TCL - 10+ tF
–ns
t26
CC
ALE rising edge after RD, WR
-10 + tF
–
-10 + tF
–ns
t28
CC
Address/Unlatched CS hold
after RD, WR 2
0 (no tF)
-5 + tF
(tF > 0)
–
0 (no tF)
-5 + tF
(tF > 0)
–ns
t28h
CC
Address/Unlatched CS hold
after WRH
-5 + tF
–
-5 + tF
–ns
t38
CC
ALE falling edge to Latched
CS
-4 - tA
10 - tA
-4 - tA
10 - tA
ns
t39
SR
Latched CS low to Valid Data
In
–
26.875 + tC+
2tA
–
3TCL - 20
+ tC + 2tA
ns
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