參數(shù)資料
型號(hào)： SSTUAF32866CHLFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 4/30頁(yè)
文件大?。?/td> 0K
描述： IC REGIST BUFF 25BIT DDR2 96-BGA
標(biāo)準(zhǔn)包裝： 2,500
邏輯類型： 1:2 可配置寄存緩沖器
電源電壓： 1.7 V ~ 1.9 V
位數(shù)： 25，14
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 96-LFBGA
供應(yīng)商設(shè)備封裝： 96-CABGA（13.5x5.5）
包裝： 帶卷 (TR)
ICSSSTUAF32866C
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
12
ICSSSTUAF32866C
7100/12
Terminal Functions
Terminal Name
Electrical
Characteristics
Description
GND
Ground Input
Ground
VDD
1.8V nominal
Power Supply Voltage
VREF
0.9V nominal
Input Reference Clock
ZOH
Input
Reserved for future use
ZOL
Input
Reserved for future use
CLK
Differential Input
Positive Master Clock Input
CLK
Differential Input
Negative Master Clock Input
C0, C1
LVCMOS Input
Configuration Control Inputs
RESET
LVCMOS Input
Asynchronous Reset Input. Resets registers and disables VREF
data and clock differential-input receivers.
CSR, DCS
SSTL_18 Input
Chip Select Inputs. Disables outputs D1 - D24 output switching
when both inputs are HIGH.
D1 - D25
SSTL_18 Input
Data Input. Clocked in on the crossing of the rising edge of CLK
and the falling edge of CLK.
DODT
SSTL_18 Input
The outputs of this register bit will not be suspended by the DCS
and CSR controls
DCKE
SSTL_18 Input
The outputs of this register bit will not be suspended by the DCS
and CSR controls
Q1 - Q25
1.8V CMOS
Data Outputs that are suspended by the DCS and CSR controls
QCS
1.8V CMOS
Data Output that will not be suspended by the DCS and CSR
controls
QODT
1.8V CMOS
Data Output that will not be suspended by the DCS and CSR
controls
QCKE
1.8V CMOS
Data Output that will not be suspended by the DCS and CSR
controls
PPO
1.8V CMOS
Partial Parity Output. Indicates off parity of D1 - D25
PAR_IN
SSTL_18 Input
Parity Input arrives one cycle after corresponding data input
QERR
Open Drain Output
Output Error bit, generated one cycle after the corresponding data
output
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PDF描述
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參數(shù)描述
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