參數(shù)資料
型號： SSTUAF32866CHLF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 28/30頁
文件大小： 0K
描述： IC REGIST BUFF 25BIT DDR2 96-BGA
標準包裝： 270
邏輯類型： 1:2 可配置寄存緩沖器
電源電壓： 1.7 V ~ 1.9 V
位數(shù)： 25，14
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 96-LFBGA
供應(yīng)商設(shè)備封裝： 96-CABGA（13.5x5.5）
包裝： 托盤
ICSSSTUAF32866C
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
7
ICSSSTUAF32866C
7100/12
Parity and Standby Function Table
Inputs1
Outputs
RESET
DCS
CSR
CLK
Σ of Inputs = H
(D1 - D25)
PAR_IN2
PPO
QERR3
HL
X
↑↓
Even
L
H
HL
X
↑↓
Odd
L
H
L
HL
X
↑↓
Even
H
L
HL
X
↑↓
Odd
H
L
H
HX
L
↑↓
Even
L
H
HX
L
↑↓
Odd
L
H
L
HX
L
↑↓
Even
H
L
HX
L
↑↓
Odd
H
L
H
HH
H
↑↓
X
PPO0
QERR0
H
X
L or H
X
PPO0
QERR0
LX or
Floating
X or
Floating
X or
Floating
X or
Floating
X or Floating
L
H
1
H = HIGH Voltage Level
L = LOW Voltage Level
X = Don’t Care
↑ = LOW to HIGH
↓ = HIGH to LOW
Data Inputs = D2, D3, D5, D6, D8 - D25 when C0 = 0 and C1 = 0.
Data Inputs = D2, D3, D5, D6, D8 - D14 when C0 = 0 and C1 = 1.
Data Inputs = D1 - D6, D8 - D10, D12, D13 when C0 = 1 and C1 = 1.
2
PAR_IN arrives one clock cycle after the data to which it applies when C0 = 0, and two clock cycles when
C0 = 1.
3
This transition assumes QERR is HIGH at the crossing of CLK going HIGH and CLK going LOW. If
QERR is LOW, it stays latched LOW for two clock cycles or until RESET is driven LOW.
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PDF描述
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參數(shù)描述
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SSTUAF32868AHLF 功能描述:寄存器 RoHS:否 制造商:NXP Semiconductors 邏輯類型:CMOS 邏輯系列:HC 電路數(shù)量:1 最大時鐘頻率:36 MHz 傳播延遲時間: 高電平輸出電流:- 7.8 mA 低電平輸出電流:7.8 mA 電源電壓-最大:6 V 最大工作溫度:+ 125 C 封裝 / 箱體:SOT-38 封裝:Tube
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