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參數(shù)資料
| 型號： | SPAKXC16Z1MFV20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| 封裝： | PLASTIC, SMT-144 |
| 文件頁數(shù)： | 92/200頁 |
| 文件大?。?/td> | 1383K |
| 代理商： | SPAKXC16Z1MFV20 |
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M68HC16ZEC25/D
MOTOROLA
9
NOTES:
1. All AC timing is shown with respect to 20% VDD and 70% VDD levels unless otherwise noted.
2. Minimum system clock frequency is four times the crystal frequency, subject to specified limits.
3. When an external clock is used, minimum high and low times are based on a 50% duty cycle. The mini-
mum allowable tXcyc period is reduced when the duty cycle of the external clock varies. The relationship
between external clock input duty cycle and minimum tXcyc is expressed:
Minimum tXcyc period = minimum tXCHL / (50% – external clock input duty cycle tolerance).
4. Parameters for an external clock signal applied while the internal PLL is disabled (MODCLK pin held
low during reset). Does not pertain to an external VCO reference applied while the PLL is enabled
(MODCLK pin held high during reset). When the PLL is enabled, the clock synthesizer detects succes-
sive transitions of the reference signal. If transitions occur within the correct clock period, rise/fall times
and duty cycle are not critical.
5. Specification 9A is the worst-case skew between AS and DS or CS. The amount of skew depends on
the relative loading of these signals. When loads are kept within specified limits, skew will not cause AS
and DS to fall outside the limits shown in specification 9.
6. If multiple chip selects are used, CS width negated (specification 15) applies to the time from the nega-
tion of a heavily loaded chip select to the assertion of a lightly loaded chip select. The CS width negated
specification between multiple chip selects does not apply to chip selects being used for synchronous
ECLK cycles.
7. Hold times are specified with respect to DS or CS on asynchronous reads and with respect to CLKOUT
on fast cycle reads. The user is free to use either hold time.
8. Maximum value is equal to (tcyc / 2) + 25 ns.
9. If the asynchronous setup time (specification 47A) requirements are satisfied, the DSACK[1:0] low to
data setup time (specification 31) and DSACK[1:0] low to BERR low setup time (specification 48) can be
ignored. The data must only satisfy the data-in to clock low setup time (specification 27) for the following
clock cycle. BERR must satisfy only the late BERR low to clock low setup time (specification 27A) for
the following clock cycle.
10. To ensure coherency during every operand transfer, BG is not asserted in response to BR until after all
cycles of the current operand transfer are complete.
11. In the absence of DSACK[1:0], BERR is an asynchronous input using the asynchronous setup time
(specification 47A).
12. After external RESET negation is detected, a short transition period (approximately 2 tcyc) elapses,
then the SIM drives RESET low for 512 tcyc.
13. External assertion of the RESET input can overlap internally-generated resets. To insure that an exter-
nal reset is recognized in all cases, RESET must be asserted for at least 590 CLKOUT cycles.
14. External logic must pull RESET high during this period in order for normal MCU operation to begin.
15. Eight pipeline states are multiplexed into IPIPE[1:0]. The multiplexed signals have two phases.
16.Address access time = (2.5 + WS) tcyc – tCHAV – tDICL
Chip select access time = (2 + WS) tcyc – tCLSA – tDICL
Where: WS = number of wait states. When fast termination is used (2 clock bus) WS = –1.
100
CLKOUT High to Phase 1 Asserted15
tCHP1A
334
ns
101
CLKOUT High to Phase 2 Asserted15
tCHP2A
334
ns
102
Phase 1 Valid to AS or DS Asserted15
tP1VSA
9—
ns
103
Phase 2 Valid to AS or DS Asserted15
tP2VSN
9—
ns
104
AS or DS Valid to Phase 1 Negated15
tSAP1N
9—
ns
105
AS or DS Negated to Phase 2 Negated15
tSNP2N
9—
ns
Table A–6 AC Timing (Continued)
(V
DD and VDDSYN = 5.0 Vdc ± 5%, VSS = 0 Vdc, TA = TL to TH)
1
Num
Characteristic
Symbol
Min
Max
Unit
相關(guān)PDF資料 |
PDF描述 |
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| SPAKXCF333CFT20 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP16 |
| SPAKXCF333MFT20 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP16 |
| SPAKXCF333VFT20 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| SPAKXC301GC100D | 制造商:Motorola Inc 功能描述: |
| SPAKXC301PW100D | 制造商:Motorola Inc 功能描述: |
| SPAKXC309AG100A | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 24 BIT DSP PBFREE RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| SPAKXC309GC100A | 制造商:Motorola 功能描述:MOTOROLA |
| SPAKXC309VF100A | 功能描述:IC DSP 24BIT 100MHZ 196-MAPBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:DSP563xx 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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