參數(shù)資料
型號(hào): SPAKXC16Z1MFC16
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: 16-BIT, 16.78 MHz, MICROCONTROLLER, PQFP132
封裝: PLASTIC, SMT-132
文件頁數(shù): 73/200頁
文件大?。?/td> 1383K
代理商: SPAKXC16Z1MFC16
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MOTOROLA
M68HC16ZEC20/D
20
Figure A–15 ECLK Timing Diagram
NOTES:
1. All AC timing is shown with respect to 20% VDD and 70% VDD levels unless otherwise noted.
2. When previous bus cycle is not an ECLK cycle, the address may be valid before ECLK goes low.
3. Address access time = tEcyc – tEAD – tEDSR.
4. Chip select access time = tEcyc – tECSD – tEDSR.
Table A–8 ECLK Bus Timing
(V
DD
and V
DDSYN
= 5.0 Vdc
± 5%, V
SS
= 0 Vdc, T
A
= T
L
to T
H
)1
Num
Characteristic
Symbol
Min
Max
Unit
E1
ECLK Low to Address Valid2
tEAD
—48
ns
E2
ECLK Low to Address Hold
tEAH
10
ns
E3
ECLK Low to CS Valid (CS Delay)
tECSD
120
ns
E4
ECLK Low to CS Hold
tECSH
10
ns
E5
CS Negated Width
tECSN
25
ns
E6
Read Data Setup Time
tEDSR
25
ns
E7
Read Data Hold Time
tEDHR
5—
ns
E8
ECLK Low to Data High Impedance
tEDHZ
—48
ns
E9
CS Negated to Data Hold (Read)
tECDH
0—
ns
E10
CS Negated to Data High Impedance
tECDZ
—1
tcyc
E11
ECLK Low to Data Valid (Write)
tEDDW
—2
tcyc
E12
ECLK Low to Data Hold (Write)
tEDHW
10
ns
E13
Address Access Time (Read)3
tEACC
308
ns
E14
Chip-Select Access Time (Read)4
tEACS
236
ns
E15
Address Setup Time
tEAS
1/2
tcyc
HC16 E CYCLE TIM
CLKOUT
ADDR[23:0]
CS
ECLK
DATA[15:0]
E1
2A
3A
E2
E5
E4
E3
E9
E7
E8
E10
E12
E14
E13
1A
DATA[15:0]
E15
E11
WRITE
READ
WRITE
E6
R/W
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PDF描述
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