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參數(shù)資料
| 型號(hào)： | SLE4432C |
| 廠商： | SIEMENS A G |
| 元件分類： | DRAM |
| 英文描述： | ICs for Chip Cards Intelligent 256-Byte EEPROM |
| 中文描述： | 256 X 8 I2C/2-WIRE SERIAL EEPROM, UUC |
| 封裝： | DIE |
| 文件頁數(shù)： | 30/35頁 |
| 文件大?。?/td> | 1011K |
| 代理商： | SLE4432C |
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SLE 4432
SLE 4442
Semiconductor Group
28
3.2.4 AC Characteristics
The AC characteristics refer to the timing diagrams in the following.
V
IHmin
and
V
ILmax
are reference
levels for measuring timing of signals.
Note:
The listed characteristics are ensured over the operating range of the integrated circuit.
Typical characteristics specify mean values expected over the production spread. If not
otherwise specified, typical characteristics apply at
T
A
= 25
°C and the given supply voltage.
Parameter
Symbol
Limit Values
Unit
Test Condition
min.
typ.
max.
RST High to CLK Setup time
t
10
t
11
t
12
t
13
t
14
f
CLK
t
R
t
F
t
15
t
16
t
17
t
18
t
19
4
μ
s
μ
s
μ
s
μ
s
μ
s
kHz
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
CLK Low to RST Hold time
4
RST High time (address reset)
20
50
RST Low to I/O Valid time
2.5
RST Low to CLK Setup time
4
CLK Frequency
7
50
CLK Rise time
1
CLK Fall time
1
CLK High time
9
CLK Low time
9
CLK Low to I/O Valid time
2.5
Reset time for Break
5
RST High to I/O Clear time
(Break)
2.5
I/O High time (Start Condition)
t
1
t
2
t
3
10
μ
s
μ
s
μ
s
CLK High to I/O Hold time
4
I/O Low to CLK Hold time
(Start Condition)
4
I/O Setup to CLK High time
t
4
t
5
t
6
1
μ
s
μ
s
μ
s
CLK Low to I/O Hold time
1
CLK High to I/O Clear time
(Stop Condition)
4
CLK Low to I/O Valid time
t
7
t
8
t
9
t
ER
t
WR
t
POR
2.5
μ
s
μ
s
μ
s
ms
CLK Low to I/O Valid time
2.5
CLK Low to I/O Clear time
2.5
Erase time
2.5
f
CLK
= 50 kHz
f
CLK
= 50 kHz
Write time
2.5
ms
μ
s
Power on reset time
100
相關(guān)PDF資料 |
PDF描述 |
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