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參數(shù)資料
| 型號： | SI5351B-A-GU |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 29/72頁 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN PLL BLANK CUST 24QSOP |
| 標準包裝： | 56 |
| 系列： | MultiSynth™ |
| 類型： | * |
| PLL： | 是 |
| 輸入： | 晶體 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:8 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 133MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.25 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-SSOP（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 24-QSOP |
| 包裝： | 管件 |
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Si5351A/B/C
Preliminary Rev. 0.95
35
Reset value = 0000 0000
Register 21. CLK5 Control
Bit
D7D6D5D4D3D2D1D0
Name
CLK5_PDN
MS5_INT
MS5_SRC
CLK5_INV
CLK5_SRC[1:0]
CLK5_IDRV[1:0]
Type
R/W
Bit
Name
Function
7
CLK5_PDN
Clock 5 Power Down.
This bit allows powering down the CLK5 output driver to conserve power when the out-
put is unused.
0: CLK4 is powered up.
1: CLK4 is powered down.
6MS5_INT
MultiSynth 5 Integer Mode.
This bit can be used to force MS5 into Integer mode to improve jitter performance.
Note that the fractional mode is necessary when a delay offset is specified for CLK4.
0: MS5 operates in fractional division mode.
1: MS5 operates in integer mode.
5MS5_SRC
MultiSynth Source Select for CLK5.
0: Select PLLA as the source for MultiSynth0.
1: Select PLLB (Si5351A/C only) or VCXO (Si5351B only) MultiSynth0.
4
CLK5_INV
Output Clock 5 Invert.
0: Output Clock 5 is not inverted.
1: Output Clock 5 is inverted.
3:2
CLK5_SRC[1:0]
Output Clock 5 Input Source.
These bits determine the input source for CLK5.
00: Select the XTAL as the clock source for CLK5. This option by-passes both synthe-
sis stages (PLL/VCXO & MultiSynth) and connects CLK5 directly to the oscillator
which generates an output frequency determined by the XTAL frequency.
01: Select CLKIN as the clock source for CLK5. This by-passes both synthesis stages
(PLL/VCXO & MultiSynth) and connects CLK5 directly to the CLKIN input. This essen-
tially creates a buffered output of the CLKIN input.
10: Reserved. Do not select this option.
11: Select MultiSynth 0 as the source for CLK5. Select this option when using the
Si5351 to generate free-running or synchronous clocks.
1:0
CLK5_IDRV[1:0] CLK5 Output Rise and Fall time / Drive Strength Control.
00: 2 mA
01: 4 mA
10: 6 mA
11: 8 mA
相關PDF資料 |
PDF描述 |
|---|---|
| SI5351C-A-GM | IC CLK GEN PLL BLANK CUST 20-QFN |
| VE-JTP-MZ-F1 | CONVERTER MOD DC/DC 13.8V 25W |
| VE-BNY-MU-F3 | CONVERTER MOD DC/DC 3.3V 132W |
| SI5351B-A-GM | IC CLK GEN PLL BLANK CUST 20-QFN |
| VE-JTP-MZ-F4 | CONVERTER MOD DC/DC 13.8V 25W |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| Si5351B-Axxxxx-GM | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 Any-Rate, Dual PLL 133MHz Clock with VCXO and I2C, 8 outputs, 20-QFN (customized) RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56 |
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