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參數(shù)資料
| 型號(hào)： | SI51211-A01AFM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁(yè)數(shù)： | 8/12頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN FACTORY CONFIG 8TDFN |
| 標(biāo)準(zhǔn)包裝： | 100 |
| 類型： | * |
| PLL： | 帶旁路 |
| 輸入： | 時(shí)鐘，晶體 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:3 |
| 差分 - 輸入:輸出： | 無(wú)/無(wú) |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/無(wú) |
| 電源電壓： | 2.375 V ~ 3.63 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-WFDFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 8-TDFN（1.4x1.6） |
| 包裝： | 管件 |
Si51211
Preliminary Rev. 0.7
5
Table 2. AC Electrical Specifications
(VDD = 2.5 V ± 5%, or VDD = 3.3 V ± 10%, TA = 0 to 70 oC)
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Input Frequency Range
FIN1
Crystal input
8
—
48
MHz
Input Frequency Range
FIN2
Reference clock Input
3
—
166
MHz
Output Frequency Range
FOUT
SSCLK1/2/3
3
—
200
MHz
Frequency Accuracy
FACC
Configuration dependent
—
0
—
ppm
Output Duty Cycle
DCOUT
Measured at VDD/2
45
50
55
%
Input Duty Cycle
DCIN
CLKIN, CLKOUT through PLL
30
50
70
%
Output Rise Time
tr
CL=15 pF, 20 to 80%
—
1
3.0
ns
Output Fall Time
tf
CL=15 pF, 20 to 80%
—
1
3.0
ns
Period Jitter
PJ1
SSCLK1/2/3, three clocks running,
VDD=3.3 V, CL=15 pF
—150*
—ps
Cycle-to-Cycle Jitter
CCJ1
SSCLK1/2/3, three clocks running,
VDD=3.3 V, CL=15 pF
—100*
—ps
Power-up Time
tPU
Time from 0.9 VDD to valid frequen-
cies at all clock outputs
5.0
ms
Output Enable Time
tOE
Time from OE raising edge to active
at outputs SSCLK1/2 (asynchronous)
—15
—
ns
Output Disable Time
tOD
Time from OE falling edge to active
at outputs SSCLK1/2 (asynchronous)
—15
—
ns
*Note:
Jitter performance depends on configuration and programming parameters.
Table 3. Absolute Maximum Conditions
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Main Supply Voltage
VDD
–0.5
—
4.2
V
Input Voltage
VIN
Relative to VSS
–0.5
—
VDD+0.5
V
Temperature, Storage
TS
Non-functional
–65
—
150
°C
Temperature, Operating Ambient
TA
Functional, C-Grade
0
—
70
°C
ESD Protection (Human Body Model)
ESDHBM
JEDEC (JESD 22-A114) –4000
—
4000
V
ESD Protection (Charge Device Model)
ESDCDM
JEDEC (JESD 22-C101) –1500
—
1500
V
ESD Protection (Machine Model)
ESDMM
JEDEC (JESD 22-A115)
–200
—
200
V
Moisture Sensitivity Level
MSL
JEDEC (J-STD-020)
1
Note:
While using multiple power supplies, the voltage on any input or I/O pin cannot exceed the power pin during power-up.
Power supply sequencing is not required.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| Si51214-A01AFMR | 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 1.8V, 6 TDFN micro- Clk, fact config gen RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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