(VDD =2.5 V ±5%, o" />
參數(shù)資料
型號(hào)： SI51210-A01AFM
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 8/12頁(yè)
文件大?。?/td> 0K
描述： IC CLK GEN FACTORY CONFIG 6TDFN
標(biāo)準(zhǔn)包裝： 100
類(lèi)型： *
PLL： 帶旁路
輸入： 時(shí)鐘，晶體
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 200MHz
除法器/乘法器： 是/無(wú)
電源電壓： 2.375 V ~ 3.63 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 6-WFDFN
供應(yīng)商設(shè)備封裝： 6-TDFN（1.2x1.4）
包裝： 管件
Si51210
Preliminary Rev. 0.7
5
Table 2. AC Electrical Specifications
(VDD =2.5 V ±5%, or VDD =3.3 V ± 10%, TA = 0 to 70 oC)
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Input Frequency Range
FIN1
Crystal input
8
—
48
MHz
Input Frequency Range
FIN2
Reference clock Input
3
—
166
MHz
Output Frequency Range
FOUT
SSCLK1/2, CL=15 pF
3
—
200
MHz
Frequency Accuracy
FACC
Configuration dependent
—
0
—
ppm
Output Duty Cycle
DCOUT
Measured at VDD/2
45
50
55
%
Input Duty Cycle
DCIN
CLKIN, CLKOUT through PLL
30
50
70
%
Output Rise Time
tr
CL=15 pF, 20 to 80%
—
1
3.0
ns
Output Fall Time
tf
CL=15 pF, 20 to 80%
—
1
3.0
ns
Period Jitter
PJ1
SSCLK1/2, two clocks running,
VDD=3.3 V, CL=15 pF
—
150*
—ps
Cycle-to-Cycle Jitter
CCJ1
SSCLK1/2, two clocks running,
VDD=3.3 V, CL=15 pF
—
100*
—ps
Power-up Time
tPU
Time from 0.9 VDD to valid
frequencies at all clock outputs
—1.2
5.0
ms
Output Enable Time
tOE
Time from OE raising edge to active
at output SSCLK (asynchronous)
—15—
ns
Output Disable Time
tOD
Time from OE falling edge to active at
output SSCLK (asynchronous)
—15—
ns
*Note:
Jitter performance depends on configuration and programming parameters.
Table 3. Absolute Maximum Conditions
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Main Supply Voltage
VDD
–0.5
—
4.2
V
Input Voltage
VIN
Relative to VSS
–0.5
—
VDD+0.5
V
Temperature,
TS
Non-functional
–65
—
150
°C
Temperature, Operating Ambient
TA
Functional, C-Grade
0
—
70
°C
ESD Protection (Human Body Model)
ESDHBM
JEDEC (JESD 22-A114) –4000
—
4000
V
ESD Protection (Charge Device Model)
ESDCDM
JEDEC (JESD 22-C101) –1500
—
1500
V
ESD Protection (Machine Model)
ESDMM
JEDEC (JESD 22-A115)
–200
—
200
V
Moisture Sensitivity Level
MSL
JEDEC (J-STD-020)
1
Note:
While using multiple power supplies, the Voltage on any input or I/O pin cannot exceed the power pin during power-up.
Power supply sequencing is not required.
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PDF描述
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SI5316-B-GM IC PREC JITTER ATTENUATOR 36QFN
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參數(shù)描述
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SI51211-A19AFM 制造商:Silicon Laboratories Inc 功能描述:8 TDFN MICRO-CLOCK, FACTORY CONFIGURABLE CLOCK GENERATOR - Bulk
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