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參數(shù)資料
| 型號： | SCC68692E1N40,602 |
| 廠商： | NXP Semiconductors |
| 文件頁數(shù)： | 11/28頁 |
| 文件大小： | 0K |
| 描述： | IC DUART 40DIP |
| 標(biāo)準(zhǔn)包裝： | 9 |
| 特點： | 故障啟動位檢測 |
| 通道數(shù)： | 2，DUART |
| FIFO's： | 3 位 |
| 電源電壓： | 5V |
| 帶并行端口： | 是 |
| 帶自動流量控制功能： | 是 |
| 帶故障啟動位檢測功能： | 是 |
| 帶CMOS： | 是 |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 40-DIP（0.600"，15.24mm） |
| 供應(yīng)商設(shè)備封裝： | 40-DIP |
| 包裝： | 管件 |
| 其它名稱： | 935027050602 SCC68692E1N40 SCC68692E1N40-ND |
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Philips Semiconductors
Product data
SCC68692
Dual asynchronous receiver/transmitter (DUART)
2004 Mar 03
19
SD00028
RESET
tRES
Figure 3. Reset Timing
X1/CLK
A1–A4
RWN
CSN
D0–D7
DTACKN
tCSC
tAS
tRWS
tDF
tDAT
tDAH
tRWH
tCSW
tDD
tCSD
tDAL
tDCR
tAH
DATA VALID
NOT
VALID
tDA
NOTE: DACKN low requires two rising edges of X1 clock after CSN is low.
SD00147
Figure 4. Bus Timing (Read Cycle)
X1/CLK
A1–A4
RWN
CSN
D0–D7
DTACKN
tCSC
tAS
tRWS
tDH
tDAT
tDAH
tRWH
tCSW
tDS
tCSD
tDCW
tAH
NOTE: DACKN low requires two rising edges of X1 clock after CSN is low.
SD00148
Figure 5. Bus Timing (Write Cycle)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SCC2692AE1N40,602 | IC DUART 40-DIP |
| SC16C654BIEC,551 | IC UART QUAD W/FIFO 64-LFBGA |
| ATMEGA644PA-AUR | IC MCU AVR 64K FLASH 44TQFP |
| SC16C554BIB80,551 | IC UART QUAD SOT315-1 |
| XR16C854CQTR-F | IC UART FIFO 128B QUAD 100QFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SCC7600003 | 制造商:Denon Electronics 功能描述:GRILL ASS'YSCC76 |
| SCC76BK003 | 制造商:Denon 功能描述:GRILLE ASSY, DENON |
| SCC9521002-01B | 制造商:AIMTEC 制造商全稱:AIMTEC 功能描述:Rad. Tolerant 8-bit ROMless Microcontroller |
| SCC9521002-02B | 制造商:AIMTEC 制造商全稱:AIMTEC 功能描述:Rad. Tolerant 8-bit ROMless Microcontroller |
| SCCA-1-01 | 制造商:Richco 功能描述:STANDOFF CABLE CLIP NAT 4MM SPC |
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