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參數(shù)資料
| 型號： | RC32434-400BCI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | IDT TInterprise Integrated Communications Processor |
| 中文描述： | IDT公司TInterprise集成通信處理器 |
| 文件頁數(shù)： | 29/53頁 |
| 文件大?。?/td> | 444K |
| 代理商： | RC32434-400BCI |
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29 of 53
January 19, 2006
IDT RC32434
Figure 13 PCI AC Timing Waveform — PCI Reset in Satellite Mode
S ignal
S ymbol
Reference
Edge
266MHz
300MHz
350MHz
400MHz
Unit
Conditions
T iming
Diagram
Referenc e
Mn
Max
Mn
Max
Mn
Max
Mn
Max
I
2
C
1
SCL
Frequency
none
0
100
0
100
0
100
0
100
kHz
100 KHz
See Figure 14.
Thigh_12a,
Tlow_12a
4.0
—
4.0
—
4.0
—
4.0
—
μ
s
Trise_12a
—
1000
—
1000
—
1000
—
1000
ns
Tfall_12a
—
300
—
300
—
300
—
300
ns
SDA
Tsu_12b
SCL rising
250
—
250
—
250
—
250
—
ns
Thld_12b
0
3.45
0
3.45
0
3.45
0
3.45
μ
s
Trise_12b
—
1000
—
1000
—
1000
—
1000
ns
Tfall_12b
—
300
—
300
—
300
—
300
ns
Start or repeated start
condition
Tsu_12c
SDA falling
4.7
—
4.7
—
4.7
—
4.7
—
μ
s
μ
s
μ
s
μ
s
Thld_12c
4.0
—
4.0
—
4.0
—
4.0
—
Stop condition
Tsu_12d
SDA rising
4.0
—
4.0
—
4.0
—
4.0
—
Bus free time between
a stop and start condi-
tion
Tdelay_12e
4.7
—
4.7
—
4.7
—
4.7
—
SCL
Frequency
none
0
400
0
400
0
400
0
400
kHz
400 KHz
Thigh_12a,
Tlow_12a
0.6
—
0.6
—
0.6
—
0.6
—
μ
s
Trise_12a
—
300
—
300
—
300
—
300
ns
Tfall_12a
—
300
—
300
—
300
—
300
ns
SDA
Tsu_12b
SCL rising
100
—
100
—
100
—
100
—
ns
Thld_12b
0
0.9
0
0.9
0
0.9
0
0.9
μ
s
Trise_12b
—
300
—
300
—
300
—
300
ns
Tfall_12ba
—
300
—
300
—
300
—
300
ns
Table 11 I
2
C AC Timing Characteristics (Part 1 of 2)
Tdz_10e
Tpw_10e
warmreset
CLKP
PCIRSTN (input)
RSTN
MDATA[15:0]
PCI bus signals
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