參數(shù)資料
型號(hào)： Q67003H9339
廠商： SIEMENS AG
英文描述： ICs for Communications
中文描述： 通信集成電路
文件頁(yè)數(shù)： 7/397頁(yè)
文件大?。?/td> 1987K
代理商： Q67003H9339
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PEB 22554
Features E1
Semiconductor Group
7
09.98
Quad Frame Aligner
Frame alignment/synthesis for 2.048 MBit/s according to ITU-T G.704
Programmable formats : Doubleframe, CRC Multiframe
Selectable conditions for recover / loss of frame alignment
CRC4 to Non-CRC4 Interworking of ITU-T G. 706 Annex B
Error checking via CRC4 procedures according to ITU-T G. 706
Alarm and performance monitoring per second
16 bit counter for CRC-, framing errors, code violations, error monitoring via E bit and
SA6 bit, errored blocks, PRBS bit errors
Insertion and extraction of alarms (AIS, Remote Alarm …)
IDLE code insertion for selectable channels
Flexible system clock frequency different for receiver and transmitter
Supports programmable system data rates: 2048 , 4096, 8192 and 16.384MBit/s
with independent receive/transmit offset programming
Mux of 4 channels into a single rail 8.192 MBit/s data bus and v.v.
with byte - or bitinterleaved formats
Elastic store for receive and transmit route clock wander and jitter compensation;
controlled slip capability and slip indication;
Programmable elastic buffer size: 2 frames / 1 frame / short buffer / bypass
Supports fractional E1 access
Flexible transparent modes
Programmable In-Band Loop Code detection and generation
Channel loop back , line loop back or Payload loop back capabilities
Pseudo Random Bit Sequence (PRBS) generator and monitor
Quad Signaling Controller
HDLC controller
Bit stuffing, CRC check and generation, flag generation, flag and address recognition,
handling of bit oriented functions
CAS controller with last look capability , enhanced CAS- register access and freeze
signaling indication
Provides access to serial signaling data streams
Multiframe synchronization and synthesis acc. to ITU-T G.732
Alarm insertion and detection (AIS and LOS in Timeslot 16)
Transparent Mode
FIFO buffers (64 bytes deep) for efficient transfer of data packets.
Time-slot assignment
Any combination of time slots selectable for data transfer independent of signaling
mode.
Time-slot 0 SA
8-4
bit handling via FIFOs
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PDF描述
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