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參數(shù)資料
| 型號： | PSD813F2A-15JI |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 128K X 8 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁數(shù)： | 106/110頁 |
| 文件大?。?/td> | 837K |
| 代理商： | PSD813F2A-15JI |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Table 62. Port A Peripheral Data Mode READ Timing (3V devices)
Figure 48. Peripheral I/O WRITE Timing
Table 63. Port A Peripheral Data Mode WRITE Timing (5V devices)
Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
3. Any input used to select Port A Data Peripheral mode.
4. Data is already stable on Port A.
5. Data stable on ADIO pins to data on Port A.
Symbol
Parameter
Conditions
-12
-15
-20
Turbo
Off
Unit
Min
Max
Min
Max
Min
Max
tAVQV–PA
Address Valid to Data Valid
(Note 3)
50
+ 20
ns
tSLQV–PA
CSI Valid to Data Valid
37
45
50
+ 20
ns
tRLQV–PA
RD to Data Valid
(Notes 1,4)
37
40
45
ns
RD to Data Valid 8031 Mode
45
50
ns
tDVQV–PA
Data In to Data Out Valid
38
40
45
ns
tQXRH–PA
RD Data Hold Time
0
ns
tRLRH–PA
RD Pulse Width
(Note 1)
36
46
ns
tRHQZ–PA
RD to Data High-Z
(Note 1)
36
40
45
ns
Symbol
Parameter
Conditions
-70
-90
-15
Unit
Min
Max
Min
Max
Min
Max
tWLQV–PA
WR to Data Propagation Delay
(Note 2)
25
35
40
ns
tDVQV–PA
Data to Port A Data Propagation Delay
(Note 5)
22
30
38
ns
tWHQZ–PA
WR Invalid to Port A Tri-state
(Note 2)
20
25
33
ns
tDVQV (PA)
tWLQV
(PA)
tWHQZ (PA)
ADDRESS
DATA OUT
A / D BUS
WR
PORT A
DATA OUT
ALE /AS
AI02898
相關(guān)PDF資料 |
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參數(shù)描述 |
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