參數資料
型號： PSD4256G6V-12UT
廠商： 意法半導體
英文描述： Flash In-System Programmable ISP Peripherals for 16-bit MCUs
中文描述： Flash在系統(tǒng)可編程ISP的周邊的16位微控制器
文件頁數： 84/100頁
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代理商： PSD4256G6V-12UT
PSD4256G6V
84/100
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Figure 39. Input to Output Disable / Enable
Table 61. CPLD Combinatorial Timing
Table 62. CPLD Macrocell Synchronous Clock Mode Timing
Note: 1. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Symbol
Parameter
Conditions
-10
PT
Aloc
Turbo
Off
Unit
Min
Max
t
PD
CPLD Input Pin/Feedback to
CPLD Combinatorial Output
38
+ 4
+ 20
ns
t
EA
CPLD Input to CPLD Output
Enable
43
+ 20
ns
t
ER
CPLD Input to CPLD Output
Disable
43
+ 20
ns
t
ARP
CPLD Register Clear or
Preset Delay
38
+ 20
ns
t
ARPW
CPLD Register Clear or
Preset Pulse Width
28
+ 20
ns
t
ARD
CPLD Array Delay
Any
Macrocell
23
+ 4
ns
Symbol
Parameter
Conditions
-10
PT
Aloc
Turbo
Off
Unit
Min
Max
f
MAX
Maximum Frequency
External Feedback
1/(t
S
+t
CO
)
22.7
MHz
Maximum Frequency
Internal Feedback (f
CNT
)
1/(t
S
+t
CO
–10)
29.4
MHz
Maximum Frequency
Pipelined Data
1/(t
CH
+t
CL
)
45.0
MHz
t
S
Input Setup Time
18
+ 4
+ 20
ns
t
H
Input Hold Time
0
ns
t
CH
Clock High Time
Clock Input
11
ns
t
CL
Clock Low Time
Clock Input
11
ns
t
CO
Clock to Output Delay
Clock Input
26
ns
t
ARD
CPLD Array Delay
Any Macrocell
23
+ 4
ns
t
MIN
Minimum Clock Period
1
t
CH
+t
CL
22
ns
tER
tEA
INPUT
INPUT TO
OUTPUT
ENABLE/DISABLE
AI02863
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