參數(shù)資料
型號： PIC18LF6520T-I/PTG
廠商： Microchip Technology
文件頁數(shù)： 47/165頁
文件大?。?/td> 0K
描述： IC MCU FLASH 16KX16 64TQFP
標準包裝： 1,200
系列： PIC® 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SPI，UART/USART
外圍設備： 欠壓檢測/復位，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 52
程序存儲器容量： 32KB（16K x 16）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 1K x 8
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 12x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-TQFP
包裝： 帶卷 (TR)
其它名稱： PIC18LF6520T-IPTG
R01DS0060EJ0100 Rev.1.00
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Sep 13, 2011
RX630 Group
5. Electrical Characteristics
Note 1. The value in parentheses is used when ICMR3.NF[1:0] are set to 11b while a digital filter is enabled with ICFER.NFE = 1.
Note 2. Cb indicates the total capacity of the bus line.
Figure 5.24
I/O Port Input Timing
Table 5.19
Timing of On-Chip Peripheral Modules (5)
Conditions: VCC = AVCC0 = VCC_USB = 2.7 to 3.6 V, VREFH/VREFH0 = 2.7 V to AVCC0
VSS = AVSS0 = VREFL/VREFL0 = VSS_USB = 0 V
PCLK = 8 to 50 MHz
Ta = Topr
High drive output is selected by the drive capacity control register.
Item
Symbol
Max.
Unit
Test
Conditions
RIIC
(Fast-mode+)
ICFER.FMPE = 1
SCL input cycle time
tSCL
8 (10) × (1/PCLK) +
240
—
ns
SCL input high pulse width
tSCLH
3 (5) × (1/PCLK) + 120
—
ns
SCL input low pulse width
tSCLL
5 × (1/PCLK) + 120
—
ns
SCL, SDA input rise time
tSr
—
120
ns
SCL, SDA input fall time
tSf
—
120
ns
SCL, SDA input spike pulse removal time
tSP
0
4 × (1/PCLK)
ns
SDA input bus free time
tBUF
5 × (1/PCLK) + 120
—
ns
Start condition input hold time
tSTAH
3 (5) × (1/PCLK) + 120
ns
Restart condition input setup time
tSTAS
5 × (1/PCLK) + 120
—
ns
Stop condition input setup time
tSTOS
3 (5) × (1/PCLK) + 120
—
ns
Data input setup time
tSDAS
50
—
ns
Data input hold time
tSDAH
0—
ns
SCL, SDA capacitive load
Cb
—
550
pF
Simple IIC
(Standard-mode)
SDA input rise time
tSr
—
1000
ns
SDA input fall time
tSf
—
300
ns
SDA input spike pulse removal time
tSP
0
4 × (1/PCLK)
ns
Data input setup time
tSDAS
250
—
ns
Data input hold time
tSDAH
0—
ns
SCL, SDA capacitive load
Cb
—
400
pF
Simple IIC
(Fast-mode)
SCL, SDA input rise time
tSr
20 + 0.1Cb
300
ns
SCL, SDA input fall time
tSf
20 + 0.1Cb
300
ns
SCL, SDA input spike pulse removal time
tSP
0
4 × (1/PCLK)
ns
Data input setup time
tSDAS
100
—
ns
Data input hold time
tSDAH
0—
ns
SCL, SDA capacitive load
Cb
—
400
pF
Port
PCLK
tPRW
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