參數(shù)資料
型號： PIC17C766T-33E/L
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 33 MHz, RISC MICROCONTROLLER, PQCC84
封裝： PLASTIC, MO-047, LCC-84
文件頁數(shù)： 22/303頁
文件大小： 5350K
代理商： PIC17C766T-33E/L
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PIC17C7XX
DS30289B-page 118
2000 Microchip Technology Inc.
The USART can be configured as a full duplex asyn-
chronous system that can communicate with peripheral
devices such as CRT terminals and personal comput-
ers, or it can be configured as a half duplex synchro-
nous system that can communicate with peripheral
devices such as A/D or D/A integrated circuits, Serial
EEPROMs etc. The USART can be configured in the
following modes:
Asynchronous (full duplex)
Synchronous - Master (half duplex)
Synchronous - Slave (half duplex)
The SPEN (RCSTA<7>) bit has to be set in order to
configure the I/O pins as the Serial Communication
Interface (USART).
The USART module will control the direction of the RX/
DT and TX/CK pins, depending on the states of the
USART configuration bits in the RCSTA and TXSTA
registers. The bits that control I/O direction are:
SPEN
TXEN
SREN
CREN
CSRC
REGISTER 14-2: RCSTA1 REGISTER (ADDRESS: 13h, BANK 0)
RCSTA2 REGISTER (ADDRESS: 13h, BANK 4)
R/W-0
U-0
R-0
R-x
SPEN
RX9
SREN
CREN
—
FERR
OERR
RX9D
bit 7
bit 0
bit 7
SPEN: Serial Port Enable bit
1
= Configures TX/CK and RX/DT pins as serial port pins
0
= Serial port disabled
bit 6
RX9: 9-bit Receive Select bit
1
= Selects 9-bit reception
0
= Selects 8-bit reception
bit 5
SREN: Single Receive Enable bit
This bit enables the reception of a single byte. After receiving the byte, this bit is automatically
cleared.
Synchronous mode:
1
= Enable reception
0
= Disable reception
Note:
This bit is ignored in synchronous slave reception.
Asynchronous mode:
Don’t care
bit 4
CREN: Continuous Receive Enable bit
This bit enables the continuous reception of serial data.
Asynchronous mode:
1
= Enable continuous reception
0 = Disables continuous reception
Synchronous mode:
1
= Enables continuous reception until CREN is cleared (CREN overrides SREN)
0 = Disables continuous reception
bit 3
Unimplemented: Read as '0'
bit 2
FERR: Framing Error bit
1
= Framing error (updated by reading RCREG)
0
= No framing error
bit 1
bit OERR: Overrun Error bit
1
= Overrun (cleared by clearing CREN)
0
= No overrun error
bit 0
RX9D: 9th bit of Receive Data (can be the software calculated parity bit)
Legend:
R = Readable bit
W = Writable bit
U = Unimplemented bit, read as ‘0’
- n = Value at POR Reset
’1’ = Bit is set
’0’ = Bit is cleared
x = Bit is unknown
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