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參數(shù)資料
| 型號(hào)： | PEF2466-H |
| 元件分類： | Codec |
| 英文描述： | A-Law/u-Law CODEC |
| 中文描述： | A-Law/u-Law編解碼器 |
| 文件頁(yè)數(shù)： | 59/73頁(yè) |
| 文件大小： | 1618K |
| 代理商： | PEF2466-H |
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PEB 2466
PEF 2466
Electrical Characteristics and Timing Diagrams
Hardware Reference Manual
50
2001-02-20
8.6.2
Double Clocking Mode
Figure 30
PCM Interface Timing in Double Clocking Mode
Parameter
Symbol
Limit Values
typ.
Unit
min.
1/8192
0.4*
t
PCLK
max.
1/256
0.6*
t
PCLK
Period of PCLK
PCLK high time
Period FSC
FSC setup time
FSC hold time
DRA/B setup time
DRA/B hold time
DXA/B delay time
1)
DXA/B delay time to high Z
TCA#/TCB# delay time on
TCA#/TCB# delay time off
t
PCLK
t
PCLKh
t
FSC
t
FSC_s
t
FSC_h
t
DR_s
t
DR_h
t
dDX
t
dDXhz
t
dTCon
t
dTCoff
ms
μs
μs
ns
ns
ns
ns
ns
ns
ns
ns
t
PCLK
/2
125
50
50
50
50
10
40
10
10
25
25
25
25
1)
Min. delay times: intrinsic time, caused by internal processing. Max. delay times: min. time + delay caused by
external components C
Load
and R
Pullup.
:
t
C_Load
= 0.4ns*C
Load
/pF,
t
C*R
= R
Pullup
*C
Load
; R
Pullup
>1.5k
t
dDX_min
+ t
C_Load
50
t
dTCon_min
+ t
C_Load
t
dTCoff_min
+ t
C*R
t
PCLK
PCLK
FSC
DRA/B
DXA/B
FSC_S
t
PCLKh
t
High Imp.
t
DR_S
DR_H
t
t
dDX
dDXhz
t
t
FSC_H
FSC
t
TCA#/TCB#
dTCon
t
t
dDTCoff
50%
2466_230
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| PEF2466HV2.2 | 功能描述:接口—CODEC POTS RoHS:否 制造商:Texas Instruments 類型: 分辨率: 轉(zhuǎn)換速率:48 kSPs 接口類型:I2C ADC 數(shù)量:2 DAC 數(shù)量:4 工作電源電壓:1.8 V, 2.1 V, 2.3 V to 5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DSBGA-81 封裝:Reel |
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