參數(shù)資料
型號： PCM1808PW
英文描述： SINGLE-ENDED, ANALOG-INPUT 24-BIT, 96-kHz STEREO A/D CONVERTER
中文描述： 單端模擬輸入24位，96千赫立體聲A / D轉(zhuǎn)換器
文件頁數(shù)： 16/23頁
文件大?。?/td> 214K
代理商： PCM1808PW
www.ti.com
INTERFACE TIMING
BCK
LRCK
DOUT
t
(BCKH)
t
(BCKL)
t
(LRHD)
t
(LRCP)
t
(LRSU)
t
(BCKP)
t
(CKDO)
t
(LRDO)
1.4 V
1.4 V
0.5 V
DD
T0017-02
PCM1808
SLES177A–APRIL 2006–REVISED AUGUST 2006
Figure 22
and
Figure 23
illustrate the interface timing in slave mode and master mode, respectively.
SYMBOL
t
(BCKP)
t
(BCKH)
t
(BCKL)
t
(LRSU)
t
(LRHD)
t
(LRCP)
t
(CKDO)
t
(LRDO)
t
r
t
f
PARAMETER
MIN
TYP
MAX
UNIT
ns
ns
ns
ns
ns
μ
s
ns
ns
ns
ns
BCK period
BCK pulse duration, HIGH
BCK pulse duration, LOW
LRCK setup time to BCK rising edge
LRCK hold time to BCK rising edge
LRCK period
Delay time, BCK falling edge to DOUT valid
Delay time, LRCK edge to DOUT valid
Rise time of all signals
Fall time of all signals
1/(64 f
S
)
1.5
×
t
(SCKI)
1.5
×
t
(SCKI)
50
10
10
–10
–10
40
40
20
20
NOTE: Timing measurement reference level is 1.4 V for input and 0.5 V
DD
for output. Rise and fall times are from 10% to
90% of the input/output signal swing. Load capacitance of DOUT is 20 pF. t
(SCKI)
is the SCKI period.
Figure 22. Audio Data Interface Timing (Slave Mode: LRCK and BCK Work as Inputs)
16
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PDF描述
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