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參數(shù)資料
| 型號： | P9S12XEP100J1CALR |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 649/1036頁 |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1CALR |
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Chapter 16 Freescale’s Scalable Controller Area Network (S12MSCANV3)
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
649
16.3.3
Programmer’s Model of Message Storage
The following section details the organization of the receive and transmit message buffers and the
associated control registers.
To simplify the programmer interface, the receive and transmit message buffers have the same outline.
Each message buffer allocates 16 bytes in the memory map containing a 13 byte data structure.
An additional transmit buffer priority register (TBPR) is defined for the transmit buffers. Within the last
two bytes of this memory map, the MSCAN stores a special 16-bit time stamp, which is sampled from an
internal timer after successful transmission or reception of a message. This feature is only available for
transmit and receiver buffers, if the TIME bit is set (see
Section 16.3.2.1, “MSCAN Control Register 0
(CANCTL0)
”).
The time stamp register is written by the MSCAN. The CPU can only read these registers.
Figure 16-24
shows the common 13-byte data structure of receive and transmit buffers for extended
identifiers. The mapping of standard identifiers into the IDR registers is shown in
Figure 16-25
.
All bits of the receive and transmit buffers are ‘x’ out of reset because of RAM-based implementation
1
.
All reserved or unused bits of the receive and transmit buffers always read ‘x’.
Table 16-24. Message Buffer Organization
Offset
Address
Register
Access
0x00X0
Identifier Register 0
0x00X1
Identifier Register 1
0x00X2
Identifier Register 2
0x00X3
Identifier Register 3
0x00X4
Data Segment Register 0
0x00X5
Data Segment Register 1
0x00X6
Data Segment Register 2
0x00X7
Data Segment Register 3
0x00X8
Data Segment Register 4
0x00X9
Data Segment Register 5
0x00XA
Data Segment Register 6
0x00XB
Data Segment Register 7
0x00XC
Data Length Register
Transmit Buffer Priority Register
(1)
Time Stamp Register (High Byte)
(2)
Time Stamp Register (Low Byte)
(3)
0x00XD
1. Not applicable for receive buffers
2. Read-only for CPU
3. Read-only for CPU
0x00XE
0x00XF
1. Exception: The transmit priority registers are 0 out of reset.
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PDF描述 |
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