- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383732 > P312XDP512F0MPVR (飛思卡爾半導(dǎo)體(中國(guó))有限公司) Covers, S12XD, S12XB & S12XA Families PDF資料下載
參數(shù)資料
| 型號(hào)： | P312XDP512F0MPVR |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | Covers, S12XD, S12XB & S12XA Families |
| 中文描述： | 封面，S12XD，S12XB |
| 文件頁(yè)數(shù)： | 333/1350頁(yè) |
| 文件大小： | 3951K |
| 代理商： | P312XDP512F0MPVR |
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Chapter 7 Enhanced Capture Timer (S12ECT16B8CV2)
MC9S12XDP512 Data Sheet, Rev. 2.17
Freescale Semiconductor
333
.
5
PAMOD
Pulse Accumulator Mode
— This bit is active only when the Pulse Accumulator A is enabled (PAEN = 1).
0 Event counter mode
1 Gated time accumulation mode
4
PEDGE
Pulse Accumulator Edge Control
— This bit is active only when the Pulse Accumulator A is enabled
(PAEN = 1). Refer to
Table 7-19
.
For PAMOD bit = 0 (event counter mode).
0 Falling edges on PT7 pin cause the count to be incremented
1 Rising edges on PT7 pin cause the count to be incremented
For PAMOD bit = 1 (gated time accumulation mode).
0 PT7 input pin high enables bus clock divided by 64 to Pulse Accumulator and the trailing falling edge on PT7
sets the PAIF flag.
1 PT7 input pin low enables bus clock divided by 64 to Pulse Accumulator and the trailing rising edge on PT7
sets the PAIF flag.
If the timer is not active (TEN = 0 in TSCR1), there is no divide-by-64 since the
÷
64 clock is generated by the
timer prescaler.
3:2
CLK[1:0]
Clock Select Bits
— For the description of PACLK please refer to
Figure 7-70
.
If the pulse accumulator is disabled (PAEN = 0), the prescaler clock from the timer is always used as an input
clock to the timer counter. The change from one selected clock to the other happens immediately after these bits
are written. Refer to
Table 7-20
.
2
PAOVI
Pulse Accumulator A Overflow Interrupt Enable
0 Interrupt inhibited
1 Interrupt requested if PAOVF is set
0
PAI
Pulse Accumulator Input Interrupt Enable
0 Interrupt inhibited
1 Interrupt requested if PAIF is set
Table 7-19. Pin Action
PAMOD
PEDGE
Pin Action
0
0
1
1
0
1
0
1
Falling edge
Rising edge
Divide by 64 clock enabled with pin high level
Divide by 64 clock enabled with pin low level
Table 7-20. Clock Selection
CLK1
CLK0
Clock Source
0
0
1
1
0
1
0
1
Use timer prescaler clock as timer counter clock
Use PACLK as input to timer counter clock
Use PACLK/256 as timer counter clock frequency
Use PACLK/65536 as timer counter clock frequency
Table 7-18. PACTL Field Descriptions (continued)
Field
Description
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PDF描述 |
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| P312XDP512F0VAA | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VAAR | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VAG | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VAGR | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VAL | Covers, S12XD, S12XB & S12XA Families |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| P312XDP512J1VAAR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers |
| P3-13 | 制造商:ITT Interconnect Solutions 功能描述:P3-13 - Bulk |
| P3130 | 制造商:Switchcraft 功能描述: |
| P31-300 | 制造商:SEMIKRON 制造商全稱:Semikron International 功能描述:For stud devices |
| P313-001 | 制造商:Tripp Lite 功能描述:MINI STEREO DUBBING CORD Y ADAPTER 3.5MM M TO (2) 3.5MM F - - Bulk |
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