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參數(shù)資料
| 型號： | OR3T55-4PS208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP208 |
| 封裝： | SQFP-208 |
| 文件頁數(shù)： | 151/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T55-4PS208 |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
45
High-Level Routing Resources (continued)
Figure 29 shows the connections from the interquad
routing to the inter-PLC routing for a block of the hori-
zontal interquad. The vertical interquad has similar
connections. The connections shown in Figure 29 are
made with PLCs located above and below the routing
shown in the figure. The interquad routing segments,
prefixed IH for interquad horizontal, are in ten groups of
five lines. Any one line from each group can be routed
to one of the xH segments from the top of the device
(left for vertical interquad), one of the xH segments
from the bottom of the device (right for vertical inter-
quad), and one of the x5 segments crossing the inter-
quad.
Figure 28 shows four fast middle clock (Fast Clock) sig-
nals with the suffixes T (top), B (bottom), R (right), and
L (left), respectively. Figure 29 also shows the Fast
Clock R and Fast Clock L lines; these are dedicated
interquad clock spines. They originate in the CLKCN-
TRL special function blocks in the middle of each edge
of the device, with the name referencing the edge of
origin. For example, Fast Clock R originates in the
CLKCNTRL block on the right edge of a device. Fast
Clock spines traverse the entire PLC array but do not
connect to the PICs on the edge of the device opposite
to the source. Each Fast Clock line connects to two of
the xL lines in each PLC that run orthogonally to the
Fast Clock. These connections allow the Fast Clock
lines to generate a clock tree that can reach any PLC in
the device. Fast Clocks and other clock resources are
discussed in the Clock Distribution Network section.
Programmable Corner Cell Routing
Programmable Routing
The programmable corner cell (PCC) contains the cir-
cuitry to connect the routing of the two PICs in each
corner of the device. The PIC px1 and px2 segments
and eight PIC switching segments are directly con-
nected together from one PIC to another. The px5 lines
are all broken with CIPs and the PIC pxL and pxH
segments are connected from one block to another
through programmable buffers.
Corner Cell Special Functions
In addition to routing functions, special-purpose func-
tions are located in each FPGA corner. The upper-left
PCC contains connections to the boundary-scan logic
and microprocessor interface. The upper-right PCC
contains connections to the readback logic, connectiv-
ity to the global 3-state signal (TS_ALL), and a pro-
grammable clock manager. The lower-left PCC
contains connections to the internal oscillator and a
programmable clock manager. The lower-right PCC
contains connections to the start-up and global reset
logic. These functions are all more completely
described in the Special Function Blocks section of this
data sheet.
Figure 29. hIQ Block Detail
5-5821(F)
IH0[4:0]
IH1[4:0]
IH2[4:0]
IH3[4:0]
IH4[4:0]
FAST CLOCK R
IH5[4:0]
IH6[4:0]
IH7[4:0]
IH8[4:0]
IH9[4:0]
FAST CLOCK L
BL[9:0] vxL[9:0] vx5[9:0] vx1[9:0]
SUL[9:0]
vx1[9:0]
vxH[9:0] BL[9:0]
FAST
CARRY
vck
相關PDF資料 |
PDF描述 |
|---|---|
| OR3T80-4PS208I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP208 |
| OR3T80-4PS208 | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP208 |
| OR3T125-4PS240I | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP240 |
| OR3T125-4PS240 | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP240 |
| OR3T55-4PS240I | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP240 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T55-4PS208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-5BA256 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA256I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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