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參數(shù)資料
| 型號： | OR3T165-4B432 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1024 CLBS, 120000 GATES, PBGA432 |
| 封裝： | BGA-432 |
| 文件頁數(shù)： | 48/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T165-4B432 |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
141
Estimating Power Dissipation (continued)
As an example of estimating power dissipation, sup-
pose that a fully utilized OR3T80 has an average of
six outputs for each of the 484 PFUs, that 12 clock
branches are used so that the clock is driven to the
entire PLC array, that 250 of the 484 PFUs have FFs
clocked at 40 MHz, and that the PFU outputs have an
average activity factor of 20%.
Eighty inputs, 40 of them used as 5 V tolerant inputs,
50 outputs driving 30 pF loads, and 30 bidirectional
I/Os driving 50 pF loads are also generated from the
40 MHz clock with an average activity factor of 20%. All
of the output PIOs are registered, and 30 of the input
PIOs are registered.
The worst-case (VDD = 3.6 V) power dissipation is esti-
mated as follows:
PPFU
= 484 x 6 (0.068 mW/MHz x 20 MHz x 20%)
= 789.9 mW
PCLK
= [0.107 mW/MHz + (0.09 mW/MHz – Branch)
(12 Branches)
+ (0.015 mW/MHz – PFU) (250 PFUs)
+ (0.004 mW/MHz/PIO) (110 PIOs)]
= 230.43 mW
PIN
= 80 x [0.09 mW/MHz x 20 MHz x 20%]
=28.8 mW
POUT
= 50 x [(30 pF + 8.8 pF) x (3.6)2 x 20 MHz x 20%]
= 100.57 mW
PBID
= 30 x [(50 pF + 8.8 pF) x (3.6)2 x 20 MHz x 20%]
= 91.45 mW
TOTAL
= 1.241 W
PCM Power Dissipation
Table 67. Programmable Clock Manager (PCM) Power Dissipation (Advance Information)
Parameter
Symbol
Test Conditions
Min
Max
Unit
Off State
PPCM_OFF
POWER_OFF = H,
no clock
—10
W
Maximum Power Dissipation in
PLL Mode
PMAX_PLL
POWER_OFF = L,
CLK_IN = 80 MHz,
PLL mode
—
100
mW
Standby Power Dissipation in
PLL Mode
PSTBY_PLL
POWER_OFF = L,
no clock, PLL mode
—10
mW
Maximum Power Dissipation in
DLL Mode
PMAX_DLL
POWER_OFF = L,
CLK_IN = 80 MHz,
DLL mode
—
100
mW
Standby Power Dissipation in
DLL Mode
PSTBY_DLL
POWER_OFF= L, no clock
DLL mode
—10
mW
Maximum Power Dissipation in
Clock 2x Mode
IMAX_CLK2x
POWER_OFF = L
CLK_IN = 80 MHz,
clock 2x mode
—
100
mW
Standby Power Dissipation in
Clock 2x Mode
ISTBY_CLK2x
POWER_OFF = L, no clock,
clock 2x mode
—10
mW
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