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參數(shù)資料
| 型號： | OR3T125-5B432 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| 封裝： | BGA-432 |
| 文件頁數(shù)： | 11/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T125-5B432 |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
108
Lucent Technologies Inc.
Timing Characteristics (continued)
PIO Timing
Table 47. Programmable I/O (PIO) Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Input Delays (TJ = 85 °C, VDD = min)
Input Rise Time
IN_RIS
—500
—
500
—
500
ns
Input Fall Time
IN_FAL
—500
—
500
—
500
ns
PIO Direct Delays:
Pad to In (pad to CLK IN)
Pad to In (pad to IN1, IN2)
Pad to In Delayed (pad to IN1, IN2)
CKIN_DEL
IN_DEL
IND_DEL
—
1.50
2.31
10.03
—
1.28
1.93
8.68
—
1.13
1.67
7.88
ns
PIO Transparent Latch Delays:
Pad to In (pad to IN1, IN2)
Pad to In Delayed (pad to IN1, IN2)
LATCH_DEL
LATCHD_DEL
—
4.40
11.63
—
3.42
10.12
—
2.61
8.72
ns
Input Latch/FF Setup Timing:
Pad to ExpressCLK (fast-capture latch/FF)
Pad Delayed to ExpressCLK (fast-capture latch/FF)
Pad to Clock (input latch/FF)
Pad Delayed to Clock (input latch/FF)
Clock Enable to Clock (CE to CLK)
Local Set/Reset (sync) to Clock (LSR to CLK)
INREGE_SET
INREGED_SET
INREG_SET
INREGD_SET
INCE_SET
INLSR_SET
6.51
14.25
1.76
9.53
2.64
2.37
—
5.15
11.80
1.48
8.14
1.84
1.64
—
4.18
10.69
1.29
7.25
1.23
1.10
—
ns
Input FF/Latch Hold Timing:
Pad from ExpressCLK (fast-capture latch/FF)
Pad Delayed from ExpressCLK (fast-capture latch/FF)
Pad from Clock (input latch/FF)
Pad Delayed from Clock (input latch/FF)
Clock Enable from Clock (CE from CLK)
Local Set/Reset (sync) from Clock (LSR from CLK)
INREGE_HLD
INREGED_HLD
INREG_HLD
INREGD_HLD
INCE_HLD
INLSR_HLD
0.00
—
0.00
—
0.00
—
ns
Clock-to-in Delay (FF CLK to IN1, IN2)
Clock-to-in Delay (latch CLK to IN1, IN2)
Local S/R (async) to In (LSR to IN1, IN2)
Global S/R to In (GSRN to IN1, IN2)
INREG_DEL
INLTCH_DEL
INLSR_DEL
INGSR_DEL
—
5.22
5.32
9.84
9.00
—
3.88
3.99
6.93
6.34
—
2.79
2.89
4.58
4.23
ns
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The delays for all input buffers assume an input rise/fall time of <1 V/ns.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T125-5B600 | FPGA, 784 CLBS, 92000 GATES, PBGA600 |
| OR3T125-6B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| OR3T125-6B600 | FPGA, 784 CLBS, 92000 GATES, PBGA600 |
| OR3T165-4B432 | FPGA, 1024 CLBS, 120000 GATES, PBGA432 |
| OR3T165-4B600 | FPGA, 1024 CLBS, 120000 GATES, PBGA600 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T125-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC432 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC432I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC600 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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