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參數(shù)資料
| 型號： | OR3T125-4PS240I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP240 |
| 封裝： | SQFP-240 |
| 文件頁數(shù)： | 183/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T125-4PS240I |
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74
Lucent Technologies Inc.
Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
Programmable Clock Manager (PCM):
Advance Information (continued)
Clock Multiplication
An output clock that is a multiple (not necessarily an
integer multiple) of the input clock can be generated in
PLL mode. The multiplication ratio is programmed in
the division registers DIV0, DIV1, and DIV2. Note that
DIV2 applies only to the ExpressCLK output of the
PCM
and any reference to DIV2 is implicitly 1 for the
system clock output of the PCM. The clock multiplica-
tion formulas when using ExpressCLK feedback are:
Where the values of DIV0, DIV1, and DIV2 range from
1 to 8.
The ExpressCLK multiplication range of output clock
frequencies is, therefore, from 1/8x up to 8x, with the
system clock range up to 8x the ExpressCLK frequency
or 64x the input clock frequency. If system clock feed-
back is used, the formulas are:
The divider values, DIV0, DIV1, and DIV2 are pro-
grammed in registers zero, one, and two, respectively.
The multiplied output is selected by setting register six,
bits [5:4] to 10 or 11 for ExpressCLK output and/or bits
[7:6] to 10 for system clock output. Note that when reg-
ister six, bits [5:4] are set to 11, the ExpressCLK output
is divided by DIV2, while the system clock cannot be
divided. The ExpressCLK divider is provided so that the
I/O clocking provided by the ExpressCLK can operate
slower than the internal system clock. This allows for
very fast internal processing while maintaining slower
interface speeds off-chip for improved noise and power
performance or to interoperate with slower devices in
the system.
It is also necessary to configure the internal PCM oscil-
lator for operation in the proper frequency range.
Table 29 shows the settings required for register four
for a given frequency range. The PCM oscillator fre-
quency range is chosen based on the desired output
frequency at the system clock output. If using the
ExpressCLK
output, the equivalent system clock fre-
quency can be selected by multiplying the expected
ExpressCLK
output frequency by the value for DIV2.
Choose the nominal frequency from the table that is
closest to the desired frequency, and use that value to
program register four. Minor adjustments to match the
exact input frequency are then performed automatically
by the PCM.
Note: Use of settings in the first three rows is not recommended.
X means “don’t care.”
FExpressCLK_OUT = FINPUT_CLOCK
DIV1
DIV0
FSYSTEM_CLOCK_OUT = FExpressCLK_OUT DIV2
FSYSTEM_CLOCK_OUT = FINPUT_CLOCK
DIV1
DIV0
FExpressCLK_OUT = FSYSTEM_CLOCK/DIV2
Table 29. PCM Oscillator Frequency Range
Register 4
7 6 5 4 3 2 1 0
Min
System
Clock
Output
Frequency
(MHz)
Nom
Max
0 0 X X X 0 0 0
12.80
102.40
192.00
0 0 X X X 0 0 1
12.54
81.52
150.50
0 0 X X X 0 1 0
12.28
79.85
147.41
0 0 X X X 0 1 1
12.03
78.17
144.31
0 0 X X X 1 0 0
11.77
76.49
141.21
0 0 X X X 1 0 1
11.51
74.81
138.12
0 0 X X X 1 1 0
11.25
73.14
135.02
0 0 X X X 1 1 1
10.99
71.46
131.92
0 1 X X X 0 0 0
10.74
69.78
128.83
0 1 X X X 0 0 1
10.48
68.10
125.73
0 1 X X X 0 1 0
10.22
66.43
122.63
0 1 X X X 0 1 1
9.96
64.75
119.54
0 1 X X X 1 0 0
9.70
63.07
116.44
0 1 X X X 1 0 1
9.45
61.39
113.34
0 1 X X X 1 1 0
9.19
59.72
110.25
0 1 X X X 1 1 1
8.93
58.04
107.15
1 0 0 0 0 X X X
8.67
56.36
104.05
1 0 0 0 1 X X X
8.41
54.68
100.95
1 0 0 1 0 X X X
8.15
53.01
97.86
1 0 0 1 1 X X X
7.90
51.33
94.76
1 0 1 0 0 X X X
7.64
49.65
91.66
1 0 1 0 1 X X X
7.38
47.97
88.57
1 0 1 1 0 X X X
7.12
46.30
85.47
1 0 1 1 1 X X X
6.86
44.62
82.37
1 1 0 0 0 X X X
6.61
42.94
79.28
1 1 0 0 1 X X X
6.35
41.26
76.18
1 1 0 1 0 X X X
6.09
39.59
73.08
1 1 0 1 1 X X X
5.83
37.91
69.99
1 1 1 0 0 X X X
5.57
36.23
66.89
1 1 1 0 1 X X X
5.32
34.55
63.79
1 1 1 1 0 X X X
5.06
32.88
60.70
1 1 1 1 1 X X X
4.80
31.20
57.60
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