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參數(shù)資料
| 型號(hào)： | OR3T125-4PS240I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP240 |
| 封裝： | SQFP-240 |
| 文件頁數(shù)： | 169/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T125-4PS240I |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
61
Microprocessor Interface (MPI)
The Series 3 FPGAs have a dedicated synchronous microprocessor interface function block (see
Figure 42). The MPI is programmable to operate with
PowerPC MPC800 series microprocessors and Intel* i960
J core processors; see Table 16 and Table 17, respectively, for compatible processors. The MPI implements an
8-bit interface to the host processor (
PowerPC or i960) that can be used for configuration and readback of the
FPGA as well as for user-defined data processing and general monitoring of FPGA function. In addition to dedi-
cated-function registers, the microprocessor interface allows for the control of up to 16 user registers (RAM or flip-
flops) in the FPGA logic. A synchronous/asynchronous handshake procedure is used to control transactions with
user logic in the FPGA array. There is also capability for the FPGA logic to interrupt the host processor either by a
hard interrupt or by having the host processor poll the microprocessor interface.
The control portion of the microprocessor interface is available following powerup of the FPGA if the mode pins
specify MPI mode, even if the FPGA is not yet configured. The mode pin (M[2:0]) settings can be found in the
FPGA Configuration Modes section of this data sheet, and the setup and use of the MPI for configuration is dis-
cussed in the MPI Setup and Control subsection. For postconfiguration use, the MPI must be included in the con-
figuration bit stream by using an MPI library element in your design from the
ORCA macro library, or by setting the
MP_USER bit of the MPI configuration control register prior to the start of configuration (MPI registers are dis-
cussed later).
*
Intel is a registered trademark of Intel Corporation.
5-5806(F)
Figure 42. MPI Block Diagram
DONE
RD_DATA
INIT
D7
D7IN
D7OUT
D6
D6IN
D6OUT
D5
D5IN
D5OUT
D4
D4IN
D4OUT
D3
D3IN
D3OUT
D2
D2IN
D2OUT
D1
D1IN
D1OUT
D0
D0IN
D0OUT
ORCA 3C/Txxx MPI
STATUS
REGISTER
SCRATCHPAD
REGISTER
READBACK
DATA REGISTER
READBACK
ADDR REGISTER
CONTROL
REGISTERS
PART ID
REGISTERS
RESET
RD_CFG
PRGM
GSR
IRQ
TO GSR BLOCK
TO FPGA
ROUTING
USER_START
USER_END
WR_CTRL
A[3:0]
RDYRCV
CLK
ADS
ALE
W/R
i960 LOGIC
RD/WR
BT
TS
CLKOUT
TA
POWERPC LOGIC
DE
CO
DE
/C
ONT
R
O
L
PO
W
E
R
P
C
O
N
LY
A4
A3
A2
A1
A0
RD
CS0
CS1
CCLK
M3
M2
M1
M0
MPI_IRQ
MPI_ACK
MPI_CLK
MPI_STRB
MPI_ALE
MPI_RW
MPI_B1
TO FPGA
ROUTING
D[7:0]IN
D[7:0]OUT
DEVICE PAD
I/O BUFFER
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T125-4PS240 | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP240 |
| OR3T55-4PS240I | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP240 |
| OR3T55-4PS240 | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP240 |
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| OR3T80-4PS240 | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP240 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| OR3T125-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC432 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC432I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC600 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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