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參數(shù)資料
| 型號： | OR3C80-4B600 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
| 封裝： | BGA-600 |
| 文件頁數(shù)： | 16/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3C80-4B600 |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
112
Lucent Technologies Inc.
FPGA Side Timing (TJ = 85 °C, VDD = min)
User Start Delay (MPI_CLK falling to USTART)
User Start Clear Delay (MPI_CLK to USTART)
User End Delay (USTART low to UEND low)
Synchronous User Timing:
User End Setup (UEND to MPI_CLK)
Data Setup for Read (D[7:0] to MPI_CLK)
Data Hold for Read (D[7:0] from MPI_CLK)
Asynchronous User Timing:
User End to Read Data Delay (UEND to D[7:0])
Data Hold from User Start (low)
Interrupt Request Pulse Width
USTART_DEL
USTARTCLR_DEL
UEND_DEL
UEND_SET
RDS_SET
RDS_HLD
RDA_DEL
RDA_HLD
TUIRQ_PW
—
0.00
—
1.00
3.7
10.0
20.0
—
§
—
0.00
—
1.00
2.9
7.7
20.0
—
§
—
0.00
—
1.00
2.4
6.1
20.0
—
§
—
ns
* For user system flexibility, CS0 and CS1 may be set up to any one of the three rising clock edges, beginning with the rising clock edge when
MPI_STRB
is low. If both chip selects are valid and the setup time is met, the MPI will latch the chip select state, and CS0 and CS1 may go
inactive before the end of the read/write cycle.
USTART_DEL is based on the falling clock edge.
See host microprocessor (PowerPC or i960) setup and hold time requirements.
§ Equals UEND_SET + MPI_ACK setup – RDS_SET.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
Read and write descriptions are referenced to the host microprocessor; e.g., a read is a read by the host (PowerPC, i960) from the FPGA.
Timing information for configuration via the MPI can be found in Table 63 and Table 64.
PowerPC and i960 timings to/from the clock are relative to the clock at the FPGA microprocessor interface clock pin (MPI_CLK).
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Timing Characteristics (continued)
Table 48. Microprocessor Interface (MP I) Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
相關PDF資料 |
PDF描述 |
|---|---|
| OR3C80-5B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3C80-5B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
| OR3T125-4B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| OR3T125-4B600 | FPGA, 784 CLBS, 92000 GATES, PBGA600 |
| OR3T125-4BA352I | FPGA, 784 CLBS, 92000 GATES, PBGA352 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| OR3C80-4BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3C804BA352-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3872 LUT 356 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3C80-4BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3C804BA352I-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3872 LUT 356 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3C80-4BC432 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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