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參數(shù)資料
| 型號： | OR2T04A-3S84 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 現(xiàn)場可編程門陣列 |
| 文件頁數(shù)： | 145/192頁 |
| 文件大?。?/td> | 3148K |
| 代理商： | OR2T04A-3S84 |
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Data Sheet
June 1999
ORCA Series 2 FPGAs
Lucent Technologies Inc.
145
Timing Characteristics
(continued)
1. Readback of the configuration bit stream when simultaneously writing to a PFU in either SSPM fast mode or SDPM fast mode is not allowed.
2. Because the setup time of data into the latches/FFs is less than 0 ns, data written into the RAM can be loaded into a latch/FF in the same
PFU on the next opposite clock edge (one-half clock period).
Note: Speed grades of -5, -6, and -7 are for OR2TxxA devices only.
Table 39A. OR2CxxA and OR2TxxA Synchronous Memory Write Characteristics (SSPM and SDPM Modes)
OR2CxxA Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
≤
70 °C; OR2CxxA Industrial: V
DD
= 5.0 V ± 10%, –40 °C
≤
T
A
≤
+85 °C.
OR2TxxA Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; OR2TxxA Industrial: V
DD
= 3.0 V to 3.6 V, –40 °C
≤
T
A
≤
+85
°C.
Parameter
Symbol
Speed
Unit
-2
-3
-4
-5
-6
-7
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Write Operation for Fast-RAM Mode
1
:
Maximum Frequency
Clock Low Time
Clock High Time
Clock to Data Valid (CK to F[3:0])
2
FFSCK
TFSCL
TFSCH
FMEMS_DEL
38.2
13.1
13.1
—
—
—
—
9.0
52.6
9.5
9.5
—
—
—
—
7.4
83.3
6.0
6.0
—
—
—
—
6.2
90.9
5.5
5.5
—
—
—
—
5.0
92.6
5.4
5.4
—
—
—
—
5.3
96.2
5.2
5.2
—
—
—
—
5.2
MHz
ns
ns
ns
Write Operation for Normal RAM Mode:
Maximum Frequency
Clock Low Time
Clock High Time
Clock to Data Valid (CK to F[3:0])
FSCK
TSCL
TSCH
MEMS_DEL
24.3
20.6
20.6
—
—
—
—
10.9
33.3
15.0
15.0
—
—
—
—
8.6
52.6
9.5
9.5
—
—
—
—
7.5
58.0
8.5
8.5
—
—
—
—
6.0
58.8
8.5
8.5
—
—
—
—
6.4
59.8
8.4
8.4
—
—
—
—
5.9
MHz
ns
ns
ns
Write Operation Setup Time:
Address to Clock (A[3:0]/B[3:0] to CK)
Data to Clock (WD[3:0] to CK)
Write Enable (WREN) to Clock
(A4 to CK)
Write-port Enable (WPE) to Clock
(C0 to CK)
MEMS_ASET
MEMS_DSET
MEMS_WRSET
MEMS_PWRSET
0.0
0.0
0.0
0.0
—
—
—
—
0.0
0.0
0.0
0.0
—
—
—
—
0.0
0.0
0.0
0.0
—
—
—
—
0.0
0.0
0.0
0.0
—
—
—
—
0.0
0.0
0.0
0.0
—
—
—
—
0.0
0.0
0.0
0.0
—
—
—
—
ns
ns
ns
ns
Write Operation Hold Time:
Address to Clock (A[3:0]/B[3:0] to CK)
Data to Clock (WD[3:0] to CK)
Write Enable (WREN) to Clock
(A4 to CK)
Write-port Enable (WPE) to Clock
(C0 to CK)
MEMS_AHLD
MEMS_DHLD
MEMS_WRHLD
MEMS_PWRHLD
3.8
3.8
3.8
3.3
—
—
—
—
3.0
3.0
3.0
2.3
—
—
—
—
2.2
2.2
2.2
1.5
—
—
—
—
2.0
2.0
2.0
1.4
—
—
—
—
1.9
1.9
1.9
1.9
—
—
—
—
1.8
1.8
1.8
1.2
—
—
—
—
ns
ns
ns
ns
Table 39.B OR2TxxB Synchronous Memory Write Characteristics (SSPM and SDPM Modes)
OR2TxxB Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; OR2TxxB Industrial: V
DD
= 3.0 V to 3.6 V, –40 °C
≤
T
A
≤
+85
°C.
Parameter
Symbol
Speed
Unit
-7
-8
Min
Max
Min
Max
Write Operation for Fast-RAM Mode
1
:
Maximum Frequency
Clock Low Time
Clock High Time
Clock to Data Valid (CK to F[3:0])
2
Write Operation for Normal RAM Mode:
Maximum Frequency
Clock Low Time
Clock High Time
Clock to Data Valid (CK to F[3:0])
F
FSCK
T
FSCL
T
FSCH
FMEMS_DEL
97.7
5.1
5.1
—
—
—
—
5.1
112.4
4.5
4.5
—
—
—
—
4.5
MHz
ns
ns
ns
F
SCK
T
SCL
T
SCH
MEMS_DEL
60.8
8.2
8.2
—
—
—
—
5.1
69.9
7.2
7.2
—
—
—
—
4.5
MHz
ns
ns
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR2T04A-3S84I | Field-Programmable Gate Arrays |
| OR2T04A-4BA208 | Field-Programmable Gate Arrays |
| OR2T04A-4BA208I | Field-Programmable Gate Arrays |
| OR2T04A-4BA84 | Field-Programmable Gate Arrays |
| OR2T04A-4BA84I | Field-Programmable Gate Arrays |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR2T04A-3S84I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-3T100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-3T100I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-3T144 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-3T144I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
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