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參數(shù)資料
| 型號(hào)： | MT90503 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | 2048VC AAL1 SAR |
| 中文描述： | 2048VC AAL1特區(qū) |
| 文件頁數(shù)： | 17/233頁 |
| 文件大小： | 1341K |
| 代理商： | MT90503 |
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MT90503
Data Sheet
17
Zarlink Semiconductor Inc.
Figure 4 shows the dataflow from the RX UTOPA interface to the H.100/H.110 bus.
Figure 4 - Receive Data Flow - UTOPIA to TDM
2.0 Features Detailed Description
2.1 UTOPIA Interface
Contains 3 UTOPIA ports with transmit and receive interfaces:
-
Port A: 16-bit or 8-bit UTOPIA Level 2, ATM mode (single-PHY) or PHY mode (single or multi-PHY). Accepts
data rates up to 622 Mb/s.
-
Port B: 16-bit or 8-bit UTOPIA Level 2 without bus addressing, ATM mode or PHY mode (restricted to 8-bit
when Port A is in multi-PHY mode). Accepts data rates up to 622 Mb/s.
-
Port C: 8-bit UTOPIA, ATM mode or PHY mode
Supports cell switching through daisy chained SAR/PHY devices via the UTOPIA interface (AAL5 SARs,
AAL1 SARs such as MT90503, and AAL2 SARs such as MT90502).
Supports both UNI and NNI header formats
Supports any combination of VCI/VPI concatenation up to 16 bits in ATM Receive direction
Supports up to 65536 Virtual Circuits Per UTOPIA Port in ATM Receive direction
Rapid timing reference cell processing in Receive/Segmentation direction
Can eliminate null cells (VPI = 0, VCI = 0) received at UTOPIA A, B, and C port inputs
Filters received cells before accessing VCC Look Up Table (LUT)
UTOPIA VCC loopback for bi-directional ring functionality (from RX A to TX B and from RX B to TX A)
Per-VCC User cell and OAM cell destination control (for VCs that have a LUT entry)
Per-UTOPIA-port User cell and OAM cell destination control (for VCs that do not have a LUT entry)
H.100/H.110 Bus
TDM Bus
UTOPIA Input FIFO
UTOPIA Cell Router
RX UTOPIA
Interface
Time-Slot Memories
RX SAR CBR Portion
UTOPIA Output FIFO
Path Controlled by TDM Module
Path Controlled by RX SAR Module
Path Controlled by UTOPIA Module
Circular Buffers[7:0]
(External Data Memory)
CPU Module
External Control
Memory
RX SAR non-CBR
Portion
CPU
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90503AG | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| MT90520 | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90503AG | 制造商:Microsemi Corporation 功能描述: |
| MT90520 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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