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參數(shù)資料
| 型號(hào)： | MSM66587ATS-K |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100 |
| 文件頁(yè)數(shù)： | 93/269頁(yè) |
| 文件大?。?/td> | 1378K |
| 代理商： | MSM66587ATS-K |
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13 - 12
MSM66587 Family User's Manual
Chapter 13 Serial Port Functions
<Synchronous Slave Mode>
In synchronous slave mode, the start of a receive operation begins when the SR1REN bit of
SR1CON is set high. This will set the signal that indicates receive operation in progress (SR1FREE)
to a low level, which will accept the receive shift clock input from the RXC1 pin.
The receive shift clock SR1CLK is obtained by detecting the input signal’s edges synchronized
to CLK. Receive data control is synchronized to SR1CLK.
When the RXC1 pin goes from low to high, the receive shift clock SR1CLK will be generated by
the edge detection circuit. When SR1CLK is generated, the receive data just sampled on the RXD1
pin will be shifted in to the SCI1 Receive Register.
RXD1 pin sampling is performed while the RXC1 pin is low. The shift into the SCI1 Receive Register
occurs after the RXC1 pin rises, so the transmit side should send data synchronized to the falling
edges of the transmit shift clock on the RXC1 pin.
Then in accordance to the specification of SR1CON, receive data will be shifted in sequence into
the SCI1 Receive Register synchronized to the input receive clock. Finally SR1CLK is obtained
from edge detection of the receive shift clock, and the last receive data is input. After a half clock,
the receive end signal (LSR1BUF) will be generated.
When LSR1BUF is generated the contents of the SCI1 Receive Register (receive data) will be
transferred to S1BUF. If there is an overrun error, the overrun error flag (OERR1) will be set ("1"),
the receive interrupt request signal (RX1READY) will be generated synchronized to the signal that
indicates the start of instruction execution (M1S1), and the interrupt request flag (QSCI1) will be
set ("1"). Also, SR1FREE will go to a high level. The SR1REN bit of SR1CON will not become low
at this time, so if the next receive shift clock is input then the receive operation will start again.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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