參數(shù)資料
型號： MSC8126
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
元件分類： 數(shù)字信號處理
英文描述： Quad Digital Signal Processor
中文描述： 四路數(shù)字信號處理器
文件頁數(shù)： 18/48頁
文件大?。?/td> 792K
代理商： MSC8126
MSC8126 Quad Digital Signal Processor Data Sheet, Rev. 13
Electrical Characteristics
Freescale Semiconductor
18
In all cases, the power-up sequence must follow the guidelines shown in
Figure 8
.
The following rules apply:
1.
During time interval A,
V
DDH
should always be equal to or less than the
V
DD
/
V
CCSYN
voltage level.
The duration of interval A should be kept below 10 ms.
2.
The duration of timing interval B should be kept as small as possible and less than 10 ms.
2.5.3
Clock and Timing Signals
The following sections include a description of clock signal characteristics.
Table 7
shows the maximum frequency values for
internal (Core, Reference, Bus, and DSI) and external (
CLKIN
and
CLKOUT
) clocks. The user must ensure that maximum
frequency values are not exceeded.
Figure 8. Power-Up Sequence for V
DDH
and V
DD
/V
CCSYN
Table 7. Maximum Frequencies
Characteristic
Maximum in MHz
Core frequency
Reference frequency (REFCLK)
Internal bus frequency (BLCK)
DSI clock frequency (HCLKIN)
External clock frequency (CLKIN or CLKOUT)
400/500
133/166
133/166
HCLKIN
≤
(min{100 MHz, CLKOUT})
133/166
Table 8. Clock Frequencies
Characteristics
Symbol
400 MHz Device
500 MHz Device
Min
Max
Min
Max
CLKIN frequency
F
CLKIN
F
BCLK
F
REFCLK
F
CLKOUT
F
CORE
20
133.3
20
166.7
BCLK frequency
40
133.3
40
166.7
Reference clock (REFCLK) frequency
40
133.3
40
166.7
Output clock (CLKOUT) frequency
40
133.3
40
166.7
SC140 core clock frequency
200
400
200
500
Note:
The rise and fall time of external clocks should be 5 ns maximum
3.3 V
1.2 V
A
B
V
DD
/V
CCSYN
V
DDH
(IO)
t (time)
V
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