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參數(shù)資料
| 型號(hào)： | MQ80C32E-12SCD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁(yè)數(shù)： | 226/297頁(yè) |
| 文件大?。?/td> | 3811K |
| 代理商： | MQ80C32E-12SCD |
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34
4378C–AVR–09/08
AT90PWM1
When the PLLE is set, the PLL is started and if not yet started the internal RC Oscillator is
started as PLL reference clock. If PLL is selected as a system clock source the value for this bit
is always 1.
Bit 0 – PLOCK: PLL Lock Detector
When the PLOCK bit is set, the PLL is locked to the reference clock, and it is safe to enable
CLK
PLL for PSC. After the PLL is enabled, it takes about 100 ms for the PLL to lock.
7.7
128 kHz Internal Oscillator
The 128 kHz internal Oscillator is a low power Oscillator providing a clock of 128 kHz. The fre-
quency is nominal at 3V and 25
°C. This clock is used by the Watchdog Oscillator.
7.8
External Clock
To drive the device from an external clock source, XTAL1 should be driven as shown in Figure
7-4. To run the device on an external clock, the CKSEL Fuses must be programmed to “0000”.
Figure 7-4.
External Clock Drive Configuration
When this clock source is selected, start-up times are determined by the SUT Fuses as shown in
When applying an external clock, it is required to avoid sudden changes in the applied clock fre-
quency to ensure stable operation of the MCU. A variation in frequency of more than 2% from
one clock cycle to the next can lead to unpredictable behavior. It is required to ensure that the
MCU is kept in Reset during such changes in the clock frequency.
Table 7-9.
External Clock Frequency
CKSEL3..0
Frequency Range
0000
0 - 16 MHz
Table 7-10.
Start-up Times for the External Clock Selection
SUT1..0
Start-up Time from Power-
down and Power-save
Additional Delay from
Reset (V
CC = 5.0V)
Recommended Usage
00
6 CK
14CK
BOD enabled
01
6 CK
14CK + 4.1 ms
Fast rising power
10
6 CK
14CK + 65 ms
Slowly rising power
11
Reserved
XTAL2
XTAL1
GND
NC
External
Clock
Signal
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