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參數(shù)資料
| 型號： | MQ80C32-12SBR |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 85/344頁 |
| 文件大?。?/td> | 4745K |
| 代理商： | MQ80C32-12SBR |
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175
AT90PWM216/316 [DATASHEET]
7710H–AVR–07/2013
(DDR_XCK) controls whether the clock source is internal (Master mode) or external (Slave mode). The XCK pin is
only active when using synchronous mode.
Figure 17-2 shows a block diagram of the clock generation logic.
Figure 17-2. USART Clock Generation Logic, Block Diagram
Signal description:
txn clk
Transmitter clock (Internal Signal).
rxn clk
Receiver base clock (Internal Signal).
xn cki
Input from XCK pin (internal Signal). Used for synchronous slave operation.
xn cko
Clock output to XCK pin (Internal Signal). Used for synchronous master
operation.
fclk
io
System I/O Clock frequency.
17.3.1
Internal Clock Generation – Baud Rate Generator
Internal clock generation is used for the asynchronous and the synchronous master modes of operation. The
description in this section refers to Figure 17-2.
The USART Baud Rate Register (UBRR) and the down-counter connected to it function as a programmable pres-
caler or baud rate generator. The down-counter, running at system clock (
fclk
io), is loaded with the UBRR value
each time the counter has counted down to zero or when the UBRRL Register is written. A clock is generated each
time the counter reaches zero. This clock is the baud rate generator clock output (=
fclk
io/(UBRR+1)). The Trans-
mitter divides the baud rate generator clock output by 2, 8 or 16 depending on mode. The baud rate generator
output is used directly by the Receiver’s clock and data recovery units. However, the recovery units use a state
machine that uses 2, 8 or 16 states depending on mode set by the state of the UMSEL, U2X and DDR_XCK bits.
Prescaling
Down-Counter
/2
UBRRn
/4
/2
fclk
UBRRn+1
Sync
Register
clk
XCKn
Pin
txn clk
U2Xn
UMSELn
DDR_XCKn
0
1
0
1
xn cki
xn cko
DDR_XCKn
rxn clk
0
1
0
Edge
Detector
UCPOLn
io
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