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參數(shù)資料
| 型號(hào)： | MPC9773AER2 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類(lèi)： | 時(shí)鐘及定時(shí) |
| 英文描述： | 9773 SERIES, PLL BASED CLOCK DRIVER, 13 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP52 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, 0.65 MM PITCH, LEAD FREE, PLASTIC, LQFP-52 |
| 文件頁(yè)數(shù)： | 2/19頁(yè) |
| 文件大?。?/td> | 491K |
| 代理商： | MPC9773AER2 |
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Advanced Clock Drivers Device Data
10
Freescale Semiconductor
MPC9773
SYNC Output Description
The MPC9773 has a system synchronization pulse output
QSYNC. In configurations for which the output frequency
relationships are not integer multiples of each other, QSYNC
provides a signal for system synchronization purposes. The
MPC9773 monitors the relationship between the A bank and
the B bank of outputs. The QSYNC output is asserted (logic
low) one period in duration and one period prior to the
coincident rising edges of the QA and QC outputs. The
duration and the placement of the pulse is dependent on QA
and QC output frequencies: the QSYNC pulse width is equal
to the period of the higher of the QA and QC output
frequencies. Figure 6 shows various waveforms for the
QSYNC output. The QSYNC output is defined for all possible
combinations of the bank A and bank C outputs.
Figure 6. QSYNC Timing Diagram
fVCO
1:1 Mode
QA
QC
QSYNC
2:1 Mode
QC(
÷2)
QA(
÷6)
QSYNC
3:1 Mode
QA
QC
QSYNC
QA(
÷4)
QC(
÷6)
QSYNC
3:2 Mode
QC(
÷2)
QA(
÷8)
QSYNC
4:1 Mode
QA(
÷6)
QC(
÷8)
QSYNC
4:3 Mode
QA(
÷12)
QC(
÷2)
QSYNC
6:1 Mode
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PDF描述 |
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參數(shù)描述 |
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