參數(shù)資料
型號(hào)： MPC9772FAR2
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 6/17頁(yè)
文件大?。?/td> 0K
描述： IC PLL CLK GEN 1:12 3.3V 52-LQFP
標(biāo)準(zhǔn)包裝： 1,500
類(lèi)型： PLL 時(shí)鐘發(fā)生器
PLL： 帶旁路
輸入： LVCMOS，晶體
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 3:12
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 240MHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 52-LQFP
供應(yīng)商設(shè)備封裝： 52-TQFP（10x10）
包裝： 帶卷 (TR)
MPC9772 REVISION 7 JANUARY 8, 2013
14
2013 Integrated Device Technology, Inc.
MPC9772 Data Sheet
3.3V 1:12 LVCMOS PLL CLOCK GENERATOR
Figure 16. Output-to-Output Skew tSK(O)
Figure 17. Propagation Delay (t(), Static Phase
Offset) Test Reference
Figure 18. Output Duty Cycle (DC)
The pin-to-pin skew is defined as the worst case difference in
propagation delay between any similar delay path within a single
device
The time from the PLL controlled edge to the non controlled
edge, divided by the time between PLL controlled edges,
expressed as a percentage
VCC
VCC2
GND
VCC
VCC2
GND
tSK(O)
VCC
VCC2
GND
tP
T0
DC = tP/T0 x 100%
VCC
VCC2
GND
VCC
VCC2
GND
t()
CCLKx
FB_IN
TJIT() = |T0-T1mean|
CCLKx
FB_IN
The deviation in t0 for a controlled edge with respect to a t0 mean in a
random sample of cycles
Figure 19. I/O Jitter
TN
TJIT(CC) = |TN-TN+1|
TN+1
TJIT(PER) = |TN-1/f0|
T0
Figure 20. Cycle-to-Cycle Jitter
Figure 21. Period Jitter
The variation in cycle time of a signal between adjacent cycles, over a
random sample of adjacent cycle pairs
The deviation in cycle time of a signal with respect to the ideal period over a
random sample of cycles
tF
tR
VCC=3.3 V
2.4
0.55
Figure 22. Output Transition Time Test Reference
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PDF描述
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MPC9773FAR2 制造商:Integrated Device Technology Inc 功能描述:PLL Clock Driver Single 52-Pin LQFP T/R 制造商:Integrated Device Technology Inc 功能描述:MPC9773FAR2 - Tape and Reel
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