參數(shù)資料
型號： MPC8568E-MDS-PB
廠商： Freescale Semiconductor
文件頁數(shù)： 105/139頁
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描述： MOD DEV SYSTEM POWERQUICC III
標準包裝： 1
系列： PowerQUICC III™
類型： MPU
適用于相關產品： MPC8568E
所含物品： 板
MPC8568E/MPC8567E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
68
Freescale Semiconductor
High-Speed Serial Interfaces (HSSI)
Figure 46 shows the SerDes reference clock connection reference circuits for LVPECL type clock driver.
Since LVPECL driver’s DC levels (both common mode voltages and output swing) are incompatible with
MPC8568 SerDes reference clock input’s DC requirement, AC-coupling has to be used. Figure 46
assumes that the LVPECL clock driver’s output impedance is 50
Ω. R1 is used to DC-bias the LVPECL
outputs prior to AC-coupling. Its value could be ranged from 140
Ω to 240Ω depending on clock driver
vendor’s requirement. R2 is used together with the SerDes reference clock receiver’s 50-
Ω termination
resistor to attenuate the LVPECL output’s differential peak level such that it meets the MPC8568 SerDes
reference clock’s differential input amplitude requirement (between 200mV and 800mV differential peak).
For example, if the LVPECL output’s differential peak is 900mV and the desired SerDes reference clock
input amplitude is selected as 600mV, the attenuation factor is 0.67, which requires R2 = 25
Ω. Consult
clock driver chip manufacturer to verify whether this connection scheme is compatible with a particular
clock driver chip.
Figure 46. AC-Coupled Differential Connection with LVPECL Clock Driver (Reference Only)
50
Ω
50
Ω
SD_REF_CLK
Clock Driver
100
Ω differential PWB trace
SerDes Refer.
CLK Receiver
Clock Driver
CLK_Out
LVPECL CLK
Driver Chip
R2
R1
MPC8568E
R1
10 nF
相關PDF資料
PDF描述
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VI-B7T-EY CONVERTER MOD DC/DC 6.5V 50W
EBC44DCTN CONN EDGECARD 88POS DIP .100 SLD
相關代理商/技術參數(shù)
參數(shù)描述
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