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參數(shù)資料
| 型號： | MPC8544AVTAQG |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA783 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, FC-PBGA-783 |
| 文件頁數(shù)： | 65/128頁 |
| 文件大小： | 1411K |
| 代理商： | MPC8544AVTAQG |
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MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
Freescale Semiconductor
41
Enhanced Three-Speed Ethernet (eTSEC), MII Management
A summary of the single-clock TBI mode AC specifications for receive appears in Table 37.
A timing diagram for TBI receive appears in Figure 21.
.
Figure 21. TBI Single-Clock Mode Receive AC Timing Diagram
8.7.4
RGMII and RTBI AC Timing Specifications
Table 38 presents the RGMII and RTBI AC timing specifications.
Table 37. TBI Single-Clock Mode Receive AC Timing Specification
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
RX_CLK clock period
tTRR
7.5
8.0
8.5
ns
RX_CLK duty cycle
tTRRH
40
50
60
%
RX_CLK peak-to-peak jitter
tTRRJ
——
250
ps
Rise time RX_CLK (20%–80%)
tTRRR
——
1.0
ns
Fall time RX_CLK (80%–20%)
tTRRF
——
1.0
ns
RCG[9:0] setup time to RX_CLK rising edge
tTRRDV
2.0
——ns
RCG[9:0] hold time to RX_CLK rising edge
tTRRDX
1.0
——ns
Table 38. RGMII and RTBI AC Timing Specifications
At recommended operating conditions with L/TVDD of 2.5 V ± 5%.
Parameter/Condition
Symbol1
Min
Typ
Max
Unit
Notes
Data to clock output skew (at transmitter)
tSKRGT_TX
–500
0
500
ps
5
Data to clock input skew (at receiver)
tSKRGT_RX
1.0
—
2.8
ns
2
Clock period duration
tRGT
7.2
8.0
8.8
ns
3
Duty cycle for 10BASE-T and 100BASE-TX
tRGTH/tRGT
40
50
60
%
3, 4
Rise time (20%–80%)
tRGTR
—
0.75
ns
RX_CLK
RCG[9:0]
Valid Data
tTRRR
tTRRF
tTRRDV
tTRR
tTRRH
tTRRDX
相關(guān)PDF資料 |
PDF描述 |
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